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公开(公告)号：KR100897478B1
公开(公告)日：2009-05-14
申请号：KR1020070107593
申请日：2007-10-25
Applicant: 성균관대학교산학협력단
IPC: H01L21/336
Abstract: 본 발명은 피넛(Peanut) 형상의 채널층을 갖는 전계 효과 트랜지스터 및 그 제조방법에 관한 것이다.본 발명에 따른 전계 효과 트랜지스터는 핀 형상의 제1 채널층 및 제2 채널층의 폭과 두께의 길이를 동일하게 형성한 후, 코너 부분을 라운딩 처리하여 단면이 피넛 형상을 갖는 피넛 채널층이 형성됨으로써, 캐리어 속도를 증가시키고 기존의 전계 효과 트랜지스터의 채널층의 코너 부분에 전계가 집중되는 것을 줄일 수 있다.
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12.发明授权
公开(公告)号：KR100889607B1
公开(公告)日：2009-03-20
申请号：KR1020070081465
申请日：2007-08-13
Applicant: 성균관대학교산학협력단
IPC: H01L21/336 , H01L29/78
Abstract: 본 발명은 수직 실린더형 트랜지스터의 제조방법은 이온 주입(Ion-implantation) 공정을 통해 채널 층을 형성하고, 포토 리소그라피(Photo lithography) 공정과 식각(Etching) 공정을 이용하여 실린더 기둥을 형성한다. 그리고, 본 발명에 따른 수직 실린더형 트랜지스터의 제조방법은 드레인 전극의 형성에 있어서 더미 드레인층을 형성하고 이를 제거하여 더미 공간을 형성함으로써 드레인 단자를 형성한다. 이에 따라, 단위 셀 면적을 감소시켜 고집적화가 가능하고, 채널의 길이 및 폭의 조절이 용이하며, 전기적 특성 및 신뢰성이 향상된다. 또한, 채널의 길이 및 폭의 조절이 용이하여 단 채널 효과에서 기인하는 펀치 쓰루(Punch through), 채널 캐리어 이동도(Carrier mobility) 등이 개선되며, 협 채널 효과에 기인하는 문턱 전압(Threshold voltage)을 감소시킬 수 있다. 결과적으로, 단 채널 효과 및 협 채널 효과를 효율적으로 억제할 수 있는 수직 실린더형 트랜지스터, 특히, 전계 효과 트랜지스터(FET : Filed Effect Transistor)가 제공되어 MOS 트랜지스터로의 동작 특성을 개선할 수 있게 된다.
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Patent Agency Ranking13.发明公开
公开(公告)号：KR1020090017046A
公开(公告)日：2009-02-18
申请号：KR1020070081465
申请日：2007-08-13
Applicant: 성균관대학교산학협력단
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/66666 , H01L21/823487 , H01L29/7827
Abstract: A manufacturing method of vertical cylinder type transistor using dummy drain layer is provided to reduce the unit cell area and to easily control the length and the width of channel. The base substrate has with a plurality of source forming layers(13), the channel forming layer, dummy drain forming layer and the mask forming layer. A plurality of mask patterns has the mask layer and the dummy drain layer on the surface of the channel forming layer. The source electrode(21) is formed by etching the source forming layer on the board layer and is connected to the source layer(12a) of the cylinder column. The dummy space is formed by removing the dummy drain layer. The second semiconductor film is formed in the inside of the dummy space and the surface of the third silicon oxide layer(26a). A plurality of drain electrodes(28) is arranged to cross the surface of the third silicon oxide layer.
Abstract translation: 提供了使用虚拟漏极层的垂直圆筒型晶体管的制造方法，以减小单元电池面积并且容易地控制通道的长度和宽度。 基底具有多个源极形成层（13），沟道形成层，虚拟漏极形成层和掩模形成层。 多个掩模图案在沟道形成层的表面上具有掩模层和虚设漏极层。 源电极（21）通过蚀刻板层上的源极形成层并连接到气缸柱的源极层（12a）而形成。 通过去除虚设漏极层形成虚拟空间。 第二半导体膜形成在虚拟空间的内部和第三氧化硅层（26a）的表面。 多个漏电极（28）布置成与第三氧化硅层的表面交叉。
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公开(公告)号：KR1020090017045A
公开(公告)日：2009-02-18
申请号：KR1020070081464
申请日：2007-08-13
Applicant: 성균관대학교산학협력단
IPC: H01L21/336 , H01L21/335
Abstract: A vertical cylinder type transistor and a manufacturing method thereof are provided to improve punch through and channel carrier mobility due to single channel effect by easily controlling length and width of a channel. A silicone substrate layer(20), a plurality of source forming layers, and a plurality of first cylinder columns are formed. A part of the source forming layer is removed, and a second cylinder column and a source electrode(24) are formed. A first silicone oxide film is formed on a surface of the source electrode. A gate insulating film surrounding the second cylinder column is formed. A gate electrode(32) is formed. A third cylinder column is formed by using a part of the second cylinder column. A semiconductor oxide film is formed by oxidizing the third cylinder column. A silicone nitride film is formed as height of the semiconductor oxide film. A dummy space is formed inside the silicone nitride film by removing the semiconductor oxide film. A semiconductor film is formed on a surface of the second silicone nitride film and inside the dummy space. A drain electrode(40) is formed by patterning the semiconductor film.
Abstract translation: 提供了一种垂直圆柱型晶体管及其制造方法，其通过容易地控制通道的长度和宽度来改善由于单通道效应引起的穿透和通道载流子迁移率。 形成硅树脂基底层（20），多个源极形成层和多个第一气缸柱。 去除源极形成层的一部分，形成第二圆柱体和源极（24）。 在源电极的表面上形成第一氧化硅膜。 形成围绕第二气缸柱的栅极绝缘膜。 形成栅电极（32）。 通过使用第二气缸柱的一部分形成第三气缸柱。 通过氧化第三气缸柱形成半导体氧化膜。 形成硅氧烷膜作为半导体氧化膜的高度。 通过去除半导体氧化物膜，在硅氮化物膜内部形成虚拟空间。 半导体膜形成在第二硅氮化膜的表面上，在虚拟空间内。 通过图案化半导体膜形成漏电极（40）。
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公开(公告)号：KR101199211B1
公开(公告)日：2012-11-07
申请号：KR1020100054958
申请日：2010-06-10
Applicant: 성균관대학교산학협력단
Abstract: 본 발명은 매트릭스 구조의 공극들 배열을 갖는 양극 산화물을 이용한 수직형 나노와이어 성장방법을 제공한다. 이러한 본 발명의 의 수직형 나노와이어 성장 방법은 기판 상에 템플레이트용 박막을 형성하는 단계; 상기 템플레이트용 박막의 상부면 내에 매트릭스 배열을 갖는 함몰부들을 형성하는 단계; 상기 템플레이트용 박막을 양극 산화 처리하여, 상기 함몰부들로부터 상기 기판 방향으로 각각 연장된 공극들을 갖는 양극 산화막을 형성하는 단계; 상기 양극 산화막의 공극들 내에 나노와이어들을 성장시키는 단계; 및 상기 양극 산화막을 제거하는 단계를 포함한다.
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公开(公告)号：KR100896631B1
公开(公告)日：2009-05-08
申请号：KR1020070081464
申请日：2007-08-13
Applicant: 성균관대학교산학협력단
IPC: H01L21/336 , H01L21/335
Abstract: 본 발명은 수직 실린더형 트랜지스터의 제조방법 및 이에 의해 제조된 수직 실린더형 트랜지스터에 관한 것이다. 본 발명에 따른 수직 실린더형 트랜지스터의 제조방법은 단위 셀 면적이 감소되어 고집적화가 가능하고, 전기적 특성 및 신뢰성이 향상된 수직 실린더형 트랜지스터의 제조가 가능하게 한다. 또한, 본 발명에 따른 수직 실린더형 트랜지스터의 제조방법은 채널과 드레인 전극이 셀프-얼라인(Self-align) 구조를 가짐으로서 기존의 수직형 트랜지스터보다 나은 특성을 제공하게 된다. 그리고, 더미 공간을 이용하여 드레인 전극을 형성한다.
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公开(公告)号：KR1020090041869A
公开(公告)日：2009-04-29
申请号：KR1020070107593
申请日：2007-10-25
Applicant: 성균관대학교산학협력단
IPC: H01L21/336
Abstract: A field effect transistor having a channel layer of peanut shape and a manufacturing method thereof are provided to increase current amount and speed of carriers by forming a channel layer of a peanut shape. A field effect transistor includes a first channel layer(12) and a second channel layer of a pin shape. The first channel layer and the second channel layer are formed with the same width and the same thickness. A peanut channel layer(23) having a cross section of a peanut shape is formed by rounding a corner part of the first channel layer and the second channel layer. A carrier speed is increased by a structure of the channel layer. An electric filed is not concentrated in the corner part of the channel layer.
Abstract translation: 提供具有花生形状的通道层的场效应晶体管及其制造方法，以通过形成花生形状的沟道层来增加载流子的电流量和速度。 场效应晶体管包括第一沟道层（12）和销形状的第二沟道层。 第一沟道层和第二沟道层以相同的宽度和相同的厚度形成。 通过对第一沟道层和第二沟道层的角部进行四舍五入，形成具有花生形状的截面的花生沟道层（23）。 通过信道层的结构增加载波速度。 电场不集中在通道层的拐角部分。
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