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公开(公告)号：KR100723875B1
公开(公告)日：2007-05-31
申请号：KR1020060033537
申请日：2006-04-13
Applicant: 한국전자통신연구원
Abstract: 본 발명에 의한 동시기동에 적합한 마이크로프로세서 및 상기 마이크로프로세서에서의 리셋 및 프로세서 아이디 제어 방법은 소정의 이진값을 가지는 리셋 아이디와 리셋신호를 입력받아 상기 리셋 아이디를 복호하여 출력하는 디코더; 상기 디코더의 복호결과를 입력으로 하여 적어도 하나 이상의 마이크로 프로세서 아이디 및 직렬연결되는 마이크로 프로세서의 리셋 아이디를 생성하는 프로세서 아이디 생성부; 및 상기 디코더의 복호결과를 기초로 리셋벡터를 선택하는 리셋벡터부;를 포함하는 것을 특징으로 하며, 다중프로세서 시스템을 구성하는 각 마이크로프로세서에 리셋 및 프로세서 아이디를 제어할 수 있는 구성을 가짐으로써, 리셋 신호가 입력되어 초기화를 수행할 때, 다중프로세서 시스템을 구성하는 모든 개별 마이크로프로세서가 고유의 리셋 벡터와 프로세서 아이디를 생성한다. 그 결과 리셋 신호가 해제될 때 모든 마이크로프로세서가 동시에 기동 절차를 수행할 수 있게되며, 다중프로세서 시스템에서의 리셋 절차가 간소화되고 마이크로프로세서의 기동에 필요한 시간과 시스템 설계의 용이성을 제공한다.
리셋 벡터, 리셋 아이디, 프로세서 아이디, 다중프로세서Abstract translation: 复位和在微处理器的控制方法和根据本发明的同时启动所述微处理器的处理器ID接收ID，并复位具有预定的二进制值，解码器和输出复位ID的解码所述复位信号; 处理器ID生成器，用于生成与解码器的解码结果串联连接的微处理器的至少一个微处理器ID和复位ID作为输入; 以及复位矢量单元，用于基于解码器的解码结果来选择复位矢量。多处理器系统的微处理器具有能够控制复位和处理器ID的配置， 当复位信号被输入以执行初始化时，多处理器系统中的每个单独的微处理器产生它自己的复位向量和处理器ID。 其结果是，当复位信号被释放，并且所有的微处理器可以同时执行的启动程序，从而简化了在多处理器系统中的重置程序被提供以便用于微处理器的活化所需的时间和系统设计。
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公开(公告)号：KR1020150001188A
公开(公告)日：2015-01-06
申请号：KR1020130073985
申请日：2013-06-26
Applicant: 한국전자통신연구원
IPC: G11C5/02 , G11C11/4063
CPC classification number: G11C7/1072 , G11C5/04 , G11C11/4093
Abstract: 디디알 에스디램 모듈 및 그 구성 방법이 개시된다. 본 발명의 일 실시예에 따른 DDR SDRAM 모듈은 복수의 메모리 칩; 및 외부로부터 전달된 상기 복수의 메모리 칩에 대한 제어 신호 및 데이터를 포함하는 제1 직렬 데이터를 직렬 방식으로 수신하고, 상기 직렬 방식으로 수신된 상기 제1 직렬 데이터에 포함된 상기 제어 신호 및 상기 데이터를 상기 복수의 메모리 칩으로 제공하는 직렬 트랜시버부를 포함하고, 상기 복수의 메모리 칩에 대한 상기 제어 신호 및 상기 데이터를 포함하는 상기 제1 직렬 데이터를 상기 직렬 트랜시버부로 전달하고, 디디알 에스디램 모듈을 제어하는 메모리 제어기를 더 포함할 수 있으며, 상기 메모리 제어기는 상기 제1 직렬 데이터를 한 패킷에 실어 전달하는 패킷 통신을 통해 상기 직렬 트랜시버부로 상기 제1 직렬 데이터를 광으로 전달하는 것을 특징으로 한다.
Abstract translation: 公开了一种双倍数据速率同步动态随机存取存储器（DDR SDRAM）模块及其配置方法。 根据本发明的一个实施例的DDR SDRAM模块包括多个存储器芯片和串行收发器单元，以串行方式从外部接收包括数据和用于存储器芯片的控制信号的第一串行数据，并提供 数据和包含在通过串行方法接收的第一串行数据中的控制信号到存储器芯片。 DDR SDRAM还包括存储器控制器，用于将包括数据的第一串行数据和用于存储器芯片的控制信号发送到串行收发器单元并且控制DDR SDRAM模块。 存储器控制器通过分组通信将数据通信发送到串行收发器单元，将第一串行数据发送到串行收发器单元，通过在一个分组上加载第一个串行数据。
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公开(公告)号：KR1020090061515A
公开(公告)日：2009-06-16
申请号：KR1020070128544
申请日：2007-12-11
Applicant: 한국전자통신연구원
CPC classification number: G06F1/08 , G06F1/3203
Abstract: A high performance wrapper circuit for a GALS(Globally Asynchronous Locally Synchronous System) is provided to reduce power consumption by operating a clock only when the data is required. A delay clock generator(30) generates a clock operating a small locally synchronous module. A receiver port(20) receives a request signal according an enable signal of the small locally synchronous module and outputs a first clock stop control signal selectively according to the reception state of the enable signal before transmitting a response signal corresponding to the request signal. A sender port(10) selectively outputs a second clock stop control signal according to the reception state of the enable signal before receiving the response signal corresponding to the request signal according to the enable signal of the small locally synchronous module. A first latch(41) latches the data inputted by the data of the receiver port and transmits the data to a LS(Locally synchronous) modules.
Abstract translation: 提供用于GALS（全球异步本地同步系统）的高性能封装电路，用于通过仅在需要数据时操作时钟来降低功耗。 延迟时钟发生器（30）产生操作小的本地同步模块的时钟。 接收器端口（20）根据小本地同步模块的使能信号接收请求信号，并且在发送对应于请求信号的响应信号之前，根据使能信号的接收状态选择性地输出第一时钟停止控制信号。 根据小本地同步模块的使能信号，发送端口（10）根据使能信号的接收状态选择性地输出第二时钟停止控制信号，接收对应于请求信号的响应信号。 第一锁存器（41）锁存由接收器端口的数据输入的数据，并将数据发送到LS（本地同步）模块。
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公开(公告)号：KR1020050064568A
公开(公告)日：2005-06-29
申请号：KR1020030096040
申请日：2003-12-24
Applicant: 한국전자통신연구원
IPC: G06F13/00
CPC classification number: G06F13/4027
Abstract: 본 발명은 온-칩 직렬 주변장치 버스 시스템 및 그 운용방법에 관한 것으로, 특히 고속의 병렬버스를 사용하는 시스템에 복수개의 저속 주변장치를 접속할 경우 저속 주변장치를 접속하기 위한 기존의 병렬 버스 시스템을 직렬 버스화 함으로써, 병렬 버스의 버스폭을 줄임과 동시에 저속 주변장치의 접속 응답 시간을 개선하고, 주변장치 연결 버스 시스템의 동시 천이 빈도를 줄여 전체 시스템의 성능을 향상할 수 있도록 한 온-칩 직렬 주변장치 버스 시스템 및 그 운용방법에 관한 것이다.
본 발명의 온-칩 직렬 주변장치 버스 시스템은, 고속 병렬 시스템 버스를 사용하는 마이크로프로세서 시스템에 있어서, 복수개의 직렬 신호선으로 구성되는 복수개의 직렬 주변장치 버스와 상호 연결된 복수개의 주변장치; 및 상기 직렬 주변장치 버스를 상기 고속 병렬 시스템 버스에 연결하기 위한 온-칩 직렬 주변장치 제어기(P2S Bridge)를 포함하여 이루어진 것을 특징으로 한다.-
公开(公告)号：KR1020130112977A
公开(公告)日：2013-10-15
申请号：KR1020120032855
申请日：2012-03-30
Applicant: 한국전자통신연구원
IPC: H04L25/02 , H03K19/0175
CPC classification number: G06F17/5059
Abstract: PURPOSE: A data transmission device, a data reception device, and a data transmission method thereof are provided to simplify the circuit structure of a decoder. CONSTITUTION: A data transmission device (500) comprises a data transmitter (100) and an encoder (200). The data transmitter generates a non-return-to-zero type data signal which is divided as a binary value by a requested signal and the transition point of the requested signal. The encoder calculates the data signal and the requested signal by using a finite state machine by receiving the data signal and the requested signal and individually converts the binary value s of the calculated signals into different current levels. The finite state machine generates a low state indicating a zero binary value, a high state indicating one binary value, and a middle state indicating a current binary value. [Reference numerals] (100) Data transmitter; (200) Encoder; (300) Decoder; (400) Data receiver; (600) Lead wire connection; (AA) Protocol 2-status bundle data; (BB) 2- status ternary delay non-relevant; (CC) 2-status bundle data; (DD) Transmitted data format; (EE) Voltage level; (FF) Current level
Abstract translation: 目的：提供一种数据传输设备，数据接收设备及其数据传输方法，以简化解码器的电路结构。 构成：数据发送装置（500）包括数据发送器（100）和编码器（200）。 数据发送器产生不归零类型的数据信号，该数据信号被所请求的信号和请求的信号的转换点分成二进制值。 编码器通过使用有限状态机通过接收数据信号和所请求的信号并且将所计算的信号的二进制值s分别转换成不同的电流电平来计算数据信号和请求的信号。 有限状态机产生指示零二进制值，表示一个二进制值的高状态和指示当前二进制值的中间状态的低状态。 （附图标记）（100）数据发送器; （200）编码器; （300）解码器; （400）数据接收机; （600）引线连接; （AA）协议2状态包数据; （BB）2-状态三元延迟无关; （CC）2状态包数据; （DD）传输数据格式; （EE）电压电平; （FF）当前级别
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Patent Agency Ranking
公开(公告)号：KR1020130067857A
公开(公告)日：2013-06-25
申请号：KR1020110134853
申请日：2011-12-14
Applicant: 한국전자통신연구원
IPC: H01L27/00 , H01L21/768
CPC classification number: G11C5/148 , G11C7/22 , H01L23/552
Abstract: PURPOSE: A peak power reducing circuit and a semiconductor device including the same are provided to reduce the malfunction of a whole circuit by distributing signal transitions generated in one cycle. CONSTITUTION: Multiple subgroups(110) respectively includes a combination circuit and a sequential circuit. A signal generator(120) generates switching operation signals. The switching operation signals are respectively applied to the combination circuit and the sequential circuit. A distribution control circuit controls an operation sequence in one cycle. The distribution control circuit transmits the switching operation signals to the combination circuit and the sequential circuit. [Reference numerals] (100) Server; (110) Video card; (120) Image transmission unit; (20) Ethernet switch; (200) Image reception dedicated card; (40) Monitor; (50) External network
Abstract translation: 目的：提供峰值功率降低电路和包括其的半导体器件，以通过分配在一个周期中产生的信号转换来减少整个电路的故障。 构成：多个子组（110）分别包括组合电路和时序电路。 信号发生器（120）产生开关操作信号。 开关操作信号分别施加到组合电路和顺序电路。 分配控制电路在一个周期内控制操作顺序。 分配控制电路将开关操作信号发送到组合电路和顺序电路。 （附图标记）（100）服务器; （110）视频卡; （120）图像传输单元; （20）以太网交换机; （200）图像接收专用卡; （40）监控; （50）外部网络
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公开(公告)号：KR1020100064442A
公开(公告)日：2010-06-15
申请号：KR1020080122876
申请日：2008-12-05
Applicant: 한국전자통신연구원
CPC classification number: G06F13/4217 , Y02D10/14 , Y02D10/151
Abstract: PURPOSE: An encoding method of a bus signal, and a decoding method and a device thereof are provided to perform a serial signal of a parallel microprocessor bus and reduce signal fluctuation of the bus signal thereby preventing increase of power consumption according to the signal fluctuation. CONSTITUTION: If a parallel bus signal is received, an encoder performs an XOR operation of the other byte sequences except the first byte sequence of a bus signal through am XOR operator by a bit unit(S301,S302). The encoder performs inverting of even-numbered byte sequences by a bit unit(S303). The encoder encodes the bus signal by serialization of the inverted bus signal(S304). The encoder transmits a serialized bus signal to a receiving device(S305).
Abstract translation: 目的：提供总线信号的编码方法及其解码方法及其装置，以执行并行微处理器总线的串行信号，并减少总线信号的信号波动，从而防止根据信号波动的功耗的增加。 构成：如果接收到并行总线信号，编码器通过一个位单元（S301，S302）通过异或运算器执行除总线信号的第一个字节序列之外的其他字节序列的异或运算。 编码器通过位单位执行偶数字节序列的反相（S303）。 编码器通过反相总线信号的串行化对总线信号进行编码（S304）。 编码器将串行总线信号发送到接收装置（S305）。
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公开(公告)号：KR100928651B1
公开(公告)日：2009-11-27
申请号：KR1020070132526
申请日：2007-12-17
Applicant: 한국전자통신연구원
IPC: H04L12/28
Abstract: A sensor node based on an event for low power and an operation method thereof are provided to completely remove a clock which largely affects energy consumption of standby time through an asynchronous design method, thereby minimizing energy consumption. An event sensing unit(410) transmits sensing data obtained through request/response events to an event data processing unit(430). An event transceiving unit(420) delivers the received transmitted data to the event data processing unit. The event transceiving unit transmits an event processing result to the outside. The event data processing unit processes the transmitted sensing data and transmission data.
Abstract translation: 提供基于低功率事件的传感器节点及其操作方法，以通过异步设计方法完全消除对待机时间的能量消耗有很大影响的时钟，从而使能量消耗最小化。 事件感测单元（410）将通过请求/响应事件获得的感测数据发送到事件数据处理单元（430）。 事件收发单元（420）将接收到的传输数据传递给事件数据处理单元。 事件收发单元将事件处理结果发送到外部。 事件数据处理单元处理发送的感测数据和发送数据。
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公开(公告)号：KR1020040041712A
公开(公告)日：2004-05-20
申请号：KR1020020069556
申请日：2002-11-11
Applicant: 한국전자통신연구원
CPC classification number: H04L1/0061 , H04L1/0045 , H04L49/90 , H04L49/9063
Abstract: PURPOSE: A data packet receiving apparatus and a method thereof are provided to utilize a network communication and bandwidth of an input/output channel to the maximum by smoothly processing high speed packet stream. CONSTITUTION: An inspection logic circuit and a multiplexer receive packet data word(S801). The multiplexer transfers the packet data word to input/output memory units and the inspection logic circuit analyzes the packet data word(S802). Upon analyzing the packet data word, if the packet data word is a header part, the inspection logic circuit performs a packet header processing process, if the packet data word is a data part, the inspection logic circuit performs a packet data and error correction code calculating process, and if it is an end part, the inspection logic circuit compares the calculated error correction code and an error correction code of the end of the packet(S803). It is determined whether an error has been discovered by the inspection logic circuit, and if an error has been discovered, the packet is discarded(S804). If no error has been discovered, an upper processing layer processes packet data words outputted from the input/output memory units(S805). The upper processing layer determines whether an error is discovered(S806). If an error is discovered, the packet is discarded(S807).
Abstract translation: 目的：提供一种数据分组接收装置及其方法，通过平滑处理高速分组流，最大限度地利用输入/输出信道的网络通信和带宽。 构成：检查逻辑电路和复用器接收分组数据字（S801）。 复用器将分组数据字传送到输入/输出存储单元，检查逻辑电路分析分组数据字（S802）。 分析分组数据字时，如果分组数据字是报头部分，则检查逻辑电路执行分组报头处理处理，如果分组数据字是数据部分，则检查逻辑电路执行分组数据和纠错码 计算处理，如果是结束部分，则检查逻辑电路将计算出的纠错码与分组结束的纠错码进行比较（S803）。 确定检查逻辑电路是否发现错误，如果发现错误，则丢弃该数据包（S804）。 如果没有发现错误，则上层处理层处理从输入/输出存储单元输出的分组数据字（S805）。 上层处理层确定是否发现错误（S806）。 如果发现错误，则丢弃该数据包（S807）。
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公开(公告)号：KR101454802B1
公开(公告)日：2014-11-03
申请号：KR1020100103472
申请日：2010-10-22
Applicant: 한국전자통신연구원
CPC classification number: G06F9/3871 , G06F9/3869
Abstract: 본 발명은 비동기식 파이프라인 시스템, 스테이지 및 데이터 전송 방법에 대하여 개시한다. 본 발명의 일면에 따른 비동기식 파이프라인 시스템은, 4위상 프로토콜에 기반하는 복수의 스테이지(Stage)를 포함하며, 상기 복수의 스테이지 각각은 묶음(Always bundle) 데이터 채널 및 온디맨드 데이터 채널로 데이터를 송수신하는 것을 특징으로 한다.
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