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公开(公告)号：KR100250494B1
公开(公告)日：2000-04-01
申请号：KR1019970065684
申请日：1997-12-03
Applicant: 한국전자통신연구원
Abstract: PURPOSE: A structure of a finite impulse response filter in a digital mobile communication system and its filtering method are provided to simplify the circuit structure and reduce operation time by correcting the several bits of input value of the filter and filtering data with an one-bit input filter and multiplying its gains. CONSTITUTION: In the finite impulse response filter, a number of one bit inputs inputted through a number of one bit input data channels are added to the one bit input-several bits of output adder(21). The several bits of data outputted from the adder(21) are divided into size data and code data in the size-code divider(22). The code data(S) are filtered in the one bit input-one bit output FIR filter(23). The size data valued (M) outputted from the gainer(24) are multiplied by filter tap coefficient and thereby producing the final output. The output value of the FIR filter(23) and gainer(24) can be realized by logic or all of the results are stored in the way of ROM and realized by address line.
Abstract translation: 目的：提供一种数字移动通信系统中有限脉冲响应滤波器的结构及其滤波方法，通过校正滤波器的输入值的几位和使用1位的滤波数据来简化电路结构并缩短运算时间 输入滤波器并乘以其增益。 构成：在有限脉冲响应滤波器中，通过多个一位输入数据信道输入的一位输入的一位输入被加到输出加法器（21）的一位数位。 从加法器（21）输出的数位数据被分成大小码分割器（22）中的大小数据和代码数据。 在一位输入一位输出FIR滤波器（23）中对码数据（S）进行滤波。 从增益器（24）输出的尺寸数据值（M）与滤波器抽头系数相乘，从而产生最终输出。 FIR滤波器（23）和增益器（24）的输出值可以通过逻辑实现，或者所有结果以ROM的方式存储，并由地址线实现。
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公开(公告)号：KR1019990052564A
公开(公告)日：1999-07-15
申请号：KR1019970072057
申请日：1997-12-22
Applicant: 한국전자통신연구원
IPC: H04B1/7093 , H04B1/7075
Abstract: 본 발명은 정합 필터를 이용한 코드 획득 회로의 구조에 관한 것이다.
CDMA 시스템의 복조기는 코드 획득 부분과 코드 추적 부분으로 구성된다. 신호의 복조를 위해서 코드 획득 과정에서는 신호를 얻기 위해 대략적으로 동기를 맞추고 이후에 코드 추적 과정에서 계속적으로 신호를 추적한다. 종래에는 이러한 동기 획득을 위한 송신 코드의 PN 코드를 연속적으로 입력하여 동기를 획득하였는데, 이 경우 송신된 신호에 연속된 잡음이 들어가서 수신 신호에 연집 오류가 발생하는 문제가 생긴다.
이러한 문제점을 해결하기 위하여, 본 발명에서는 코드 획득 회로에 사용되는 정합 필터의 구조를 변경하여 연집 오류에 강한 구조를 갖도록 하고 다경로로 입력되는 신호를 수신하여 코드 추적에 사용할 수 있는 정합 필터를 이용한 코드 획득 회로의 구조가 제시된다.-
公开(公告)号：KR100162770B1
公开(公告)日：1999-01-15
申请号：KR1019960014845
申请日：1996-05-07
Applicant: 한국전자통신연구원
IPC: G06F15/18
Abstract: 본 발명은 신경 회로망에 사용되는 곱셈기 및 그 곱셈방법에 관한 것으로서, 그 특징은 디지털 신경 회로망을 위한 소정의 비트수(N) x 소정의 비트수(N)의 곱셈방법에 있어서, 곱셈 결과로 나오는 2N개의 비트 중에서 최하위 비트(비트 0)부터 상위 비트 순으로 차례로 N-1개의 비트(비트 N-2, 비트 N-3, …, 비트 1 및 비트 0)와 최상위에서 두 번째 비트(비트 2N-1)를 버리는 제1과정 및 상기 제1과정의 결과로 남은 나머지 N개의 비트(비트 2N, 비트 2N-2, 비트 2N-3, 비트 2N-4, …, 비트 N+1, 비트 N 및 비트 N-1)를 곱셈 결과로 선택하는 제2 과정으로 이루어지는 데에 있으므로, 상술한 바와 같은 본 발명은 종래의 신경망을 위한 곱셈기에 비해 더 우수한 인식률을 나타내는 데에 그 효과가 있다.
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公开(公告)号：KR1019970049742A
公开(公告)日：1997-07-29
申请号：KR1019950054527
申请日：1995-12-22
Applicant: 한국전자통신연구원
IPC: G06F15/18
Abstract: 본 발명은 신경망 시스템에서 AT-버스에 장착할 수 있는 정합제어장치에 관한 것으로서, 그 특징은 범용으로 사용할 수 있는 신경망 시스테의 정합 제어장치에 있어서, MIMD 프로세서의 특징을 이용하여 가변적으로 병렬 구조를 가지는 데에 있고, 그 다른 특징은 범용으로 사용할 수 있는 신경망 시스템의 정합 제어장치에 있어서, 필요한 데이터는 신경칩에 있는 메모리에 올려놓고 사용하는 병렬 구조를 가지며, 온-라인 상태에서 외부의 호스트 컴퓨터에게 프로세서 보드의 상태를 알려주기 위한 하나의 온-라인 지역 버스를 가지는 데에 있으므로, 본 발명은 단일 프로세서인 IBM-PC가 다중 프로세서들을 효과적으로 제어할 수 있으며, 프로세서 보드에 있는 프로세서들은 각각의 프로그램 메모리가 있어서 프로그램에 따른 동작을 하는 MIMD 방식이고, MIMD 의 장점을 얻기 위해서 가변적인 병렬 구조를 가질 수 있으며, 호스트 컴퓨터가 병렬 프로세서의 제어를 계층적으로 하여서 데이터의 다운/업 로딩을 원활히 할 수 있도록 하였고, 신경망 시스템은 다양한 모델의 신경망 알고리즘을 다룰 수 있으며, 다른 주변회로와의 연결이 용이하다는 데에 그 효과가 있다.
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公开(公告)号：KR1019950020098A
公开(公告)日：1995-07-24
申请号：KR1019930028476
申请日：1993-12-18
Applicant: 한국전자통신연구원
IPC: G06F9/38
Abstract: 본 발명은 VLSI기술을 이용한 MIMD(multiple instructien multlple data)방식으로 동작할 수 있는 2클럭 명령어(명령어의 수행에 두 사이클(명령어 패치사이클과 명령어 실행사이클)이 요구되는 명령어)의 구조를 갖는 간단한 어레이 프로세서의 설계에 있어서, 명령어의 2단계(stage)파이프라인 제어 회로의 병령어 처리방법에 관한 것으로, 클럭의 네그티브에지 및 포지티브 에지를 이용하고, 상기 IPFR신호가 제공될때, 상기 제1레지스터(2)에 명령어가 쓰여지게 하고. 상기 IPFR신호의 제공시점으로 부터 반 사이클이 지난후 상기 제1디코더(4)로 부터 상기 오퍼랜드 제어신호가 출력되게 하며, 상기 IPFR신호의 제공시점으로 부터 반 사이클이 지난후 상기 제2레지스터(3)로 상기 IFR신호가 제공되게 하고, 상기 IFR신호와 제공시점으로 부터 반 사이클이 지난후 상기 제2디코더(5)로부터 상기 목적지 제어신호가 출력되게 하는 것이 특징이다.
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公开(公告)号：KR1019930022220A
公开(公告)日：1993-11-23
申请号：KR1019920006118
申请日：1992-04-13
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 병렬 프로세서를 사용한 컴퓨터 시스템의 인터페이스 장치에 관한 것으로서, 구체적으로는 망사구조의 MIMD(multiple instruction multiple data)형 병렬 프로세서와 이를 사용하는 호스트 컴퓨터(host computer)사이의 데이타 전송을 실시간으로 제어하기 위한 인터페이스 장치에 관한 것으로 호스트 컴퓨터(1)와, 망사구조를 갖는 MIMD형 병렬 프로세서(2)와, 이 병렬 프로세서의 각 프로세싱 엘리먼트에서 처리하기 위한 데이타를 격납하는 듀얼포트 메모리(37)를 구비하여 상기 호스트 컴퓨터(1)와 병렬 프로세서(2) 사이의 데이타 전송을 관리하는 컴퓨터 인터페이스 장치에 있어서, 상기 프로세싱 엘리먼트에서 제공되는 데이타 입력준비 신호(IR-RD)를 입력하여 순차적 카운트업 신호와 어드레스 발생용 신호를 출력하는 카운터(31)와, 상기 어드레스 발생용 신 호를 받아 각 프로세싱 엘리먼트에 상응하는 데이타를 지정하는 어드레스를 순차적으로 출력하는 어드레스 발생 수단과, 상기 호스트 컴퓨터(1)에서 제공되는 최근 전송 데이타의 어드레스와 상기 어드레스 발생수단에서 제공되는 어드레스 중 현대 데이타 인출용 어드레스를 비교하여 상기 메모리(37)에 데이타 저장되었는가를 판단하는 신호를 출력하는 비교수단(36)과, 상기 비교수단(36)의 출력신호에 의해 각 프로세싱 엘리먼트에 데이타 준비신호(IRS)를 차례로 제공하는 플래그 발생수단(32)을 포함하는 것이다.
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