公开(公告)号：KR1020100050005A

公开(公告)日：2010-05-13

申请号：KR1020080109081

申请日：2008-11-04

Applicant: 한국전자통신연구원 ,  전남대학교산학협력단

Inventor： 장준영 ,  조한진 ,  배영환 ,  김원종 ,  이미영 ,  김주엽 ,  이귀상 ,  전인산

IPC: H04N5/21 ,  H04N5/208

CPC classification number: G06T5/002 ,  G06T5/20 ,  G06T2207/20012 ,  G06T2207/20192

Abstract: PURPOSE: An anisotropy spreading method based on the directionality of an edge obtaining the image of the high quality and an apparatus thereof are provided to preserve the edge indicating the feature of an image and remove the noise. CONSTITUTION: A comparison unit(140) compares a predetermined threshold value and calculated strength value. If the intensity is greater than the critical value, an edge maintaining unit(150) presently decides the current pixel of the image. A noise removing unit(160) decides the intensity pixel of image with the domain which is not edge.

Abstract translation: 目的：提供基于获得高质量图像的边缘的方向性的各向异性扩展方法及其装置来保留指示图像的特征的边缘并消除噪声。 构成：比较单元（140）比较预定阈值和计算强度值。 如果强度大于临界值，则边缘保持单元（150）当前决定图像的当前像素。 噪声去除单元（160）以不是边缘的域来决定图像的强度像素。

公开(公告)号：KR1020060071075A

公开(公告)日：2006-06-26

申请号：KR1020050029718

申请日：2005-04-09

Applicant: 한국전자통신연구원

Inventor： 장준영 ,  김원종 ,  배영환 ,  한진호 ,  조한진

IPC: G06F13/14 ,  H04N21/234

Abstract: 온-칩 네트워크를 구비한 동영상 인코딩 장치 및 그 설계 방법이 개시된다. 본 발명에 따른 동영상 인코딩 장치는 마스터 모듈과 슬레이브 모듈 사이의 복수 채널을 제공하는 크로스바 스위치, 마스터 모듈과 크로스바 스위치를 연결하는 마스터 네트워크 인터페이스 및 슬레이브 모듈과 크로스바 스위치를 연결하는 슬레이브 네트워크 인터페이스를 포함한다. 본 발명에 의하면, 클러스터 분리에 의해 병렬 처리의 수를 증가시켜 데이터 대역폭을 향상시키고 시스템 전체의 성능을 향상시킬 수 있다.

公开(公告)号：KR100581062B1

公开(公告)日：2006-05-22

申请号：KR1020030095637

申请日：2003-12-23

Applicant: 한국전자통신연구원

Inventor： 배영환 ,  김영수 ,  조한진

IPC: G06F9/40

CPC classification number: G06F17/5045

Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 애플리케이션 특수 명령어 세트 프로세서 합성 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 애플리케이션 특수 명령어 세트 프로세서(ASIP : Application Specific Instruction-Set Processor)의 여러 명령어에 상응하는 다수의 제어 데이터 흐름 그래프(CDFG)를 파이프라인 구조 및 데이터패스 모듈을 이용하여 하나의 아키텍처 그래프로 구성하고, 각 명령어에 상응하는 제어 데이터 흐름 그래프(CDFG)를 상기 아키텍처 그래프에 맵핑시켜 연결관계를 합성하여, 하드웨어 기술 언어(예 : VHDL, Verilog, SystemC 등)의 형태로 프로세서 아키텍처를 합성하기 위한, 애플리케이션 특수 명령어 세트 프로세서 합성 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결 방법의 요지
본 발명은, 애플리케이션 특수 명령어 세트 프로세서 합성 방법에 있어서, 애플리케이션 특수 명령어 세트 프로세서(ASIP : Application Specific Instruction-Set Processor) 합성기가 명령어 세트에 상응하는 다수의 제어 데이터 흐름 그래프(CDFG)를 입력받아 파이프라인 구조와 데이터패스 모듈을 이용하여 파이프라인 스테이지로 분할하고 아키텍처 그래프를 구성하는 아키텍처 그래프 구성 단계; 상기 애플리케이션 특수 명령어 세트 프로세서(ASIP) 합성기가 상기 입력받은 제어 데이터 흐름 그래프(CDFG : Control Data Flow Graph)를 상기 아키텍처 그래프에 맵핑하여 데이터패스 모듈들 간의 연결관계를 합성하는 프로세서 아키텍처 생성 단계; 상기 애플리케이션 특수 명령어 세트 프로세서(ASIP) 합성기가 여러 데이터패스 모듈로부터 입력이 발생하는 입력 포트에 다중화 회로(MUX)를 삽입하고, 파이프라인 스테이지 각각에 파이프라인 레지스터를 삽입하는 데이터패스 합성 단계; 상기 애플리케이션 특수 명령어 세트 프로세서(ASIP) 합성기가 데이터패스 모듈 간의 다중화 회로(MUX)의 선택 신호 및 파이프라인 레지스터의 제어 신호를 합성하는 제어 정보 합성 단계; 및 상기 애플리케이션 특수 명령어 세트 프로세서(ASIP) 합성기가 프로세서 아키텍처 및 제어 정보를 하드웨어 기술언어로 생성하여 출력하는 출력 단계를 포함함.
4. 발명의 중요한 용도
본 발명은 ASIP 합성기 등에 이용됨.
애플리케이션 특수 명령어 세트 프로세서(ASIP), 아키텍처 그래프, 제어 데이터 흐름 그래프(CDFG), 파이프라인 구조, 데이터패스 모듈, 하드웨어 기술 언어

公开(公告)号：KR1020050064281A

公开(公告)日：2005-06-29

申请号：KR1020030095637

申请日：2003-12-23

Applicant: 한국전자통신연구원

Inventor： 배영환 ,  김영수 ,  조한진

IPC: G06F9/40

CPC classification number: G06F17/5045 ,  G06F9/06

Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은, 애플리케이션 특수 명령어 세트 프로세서 합성 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 애플리케이션 특수 명령어 세트 프로세서(ASIP : Application Specific Instruction-Set Processor)의 여러 명령어에 상응하는 다수의 제어 데이터 흐름 그래프(CDFG)를 파이프라인 구조 및 데이터패스 모듈을 이용하여 하나의 아키텍처 그래프로 구성하고, 각 명령어에 상응하는 제어 데이터 흐름 그래프(CDFG)를 상기 아키텍처 그래프에 맵핑시켜 연결관계를 합성하여, 초고속 집적 회로 하드웨어 기술 언어(VHDL : VHSIC Hardware Description Language) 등의 형태로 프로세서 아키텍처를 합성하기 위한, 애플리케이션 특수 명령어 세트 프로세서 합성 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결 방법의 요지
본 발명은, 애플리케이션 특수 명령어 세트 프로세서 합성 방법에 있어서, 애플리케이션 특수 명령어 세트 프로세서(ASIP : Application Specific Instruction-Set Processor) 합성기가 명령어 세트에 상응하는 다수의 제어 데이터 흐름 그래프(CDFG)를 입력받아 파이프라인 구조와 데이터패스 모듈을 이용하여 파이프라인 스테이지로 분할하고 아키텍처 그래프를 구성하는 아키텍처 그래프 구성 단계; 상기 애플리케이션 특수 명령어 세트 프로세서(ASIP) 합성기가 상기 입력받은 제어 데이터 흐름 그래프(CDFG : Control Data Flow Graph)를 상기 아키텍처 그래프에 맵핑하여 데이터패스 모듈들 간의 연결관계를 합성하는 프로세서 아키텍처 생성 단계; 상기 애플리케이션 특수 명령어 세트 프로세서(ASIP) 합성기가 여러 데이터패스 모듈로부터 입력이 발생하는 입력 포트에 다중화 회로(MUX)를 삽입하고, 파이프라인 스테이지 각각에 파이프라인 레지스터를 삽입하는 데이터패스 합성 단계; 상기 애플리케이션 특수 명령어 세트 프로세서(ASIP) 합성기가 데이터패스 모듈 간의 다중화 회로(MUX)의 선택 신호 및 파이프라인 레지스터의 제어 신호를 합성하는 제어 정보 합성 단계; 및 상기 애플리케이션 특수 명령어 세트 프로세서(ASIP) 합성기가 프로세서 아키텍처 및 제어 정보를 특정 언어로 생성하여 출력하는 출력 단계를 포함함.
4. 발명의 중요한 용도
본 발명은 ASIP 합성기 등에 이용됨.

公开(公告)号：KR100441464B1

公开(公告)日：2004-07-23

申请号：KR1020010086827

申请日：2001-12-28

Applicant: 한국전자통신연구원

Inventor： 배영환 ,  장준영 ,  조한진 ,  류광기

IPC: H04L29/06

Abstract: PURPOSE: An algorithm generating an interface between IP(Intellectual Property) module is provided to achieve an interface synthesizer used in an actual design. CONSTITUTION: An operation of an interface module is inputted using a timing diagram editor. A signal transition graph(STG) is generated by reading the above timing diagram information(2). A finite state machine(FSM) is generated from the signal transition graph(3). The number of states is minimized by merging states which are merged from the above finite state machine(4). The generated finite state machine is output in the type of a state transition table or VHDL program. And the state transition table and the VHDL program are synthesized using a logic synthesizer.

Abstract translation: 目的：提供一种在IP（知识产权）模块之间生成接口的算法，以实现在实际设计中使用的接口合成器。 构成：使用时序图编辑器输入接口模块的操作。 通过读取上述时序图信息（2）产生信号转换图（STG）。 根据信号转换图（3）生成有限状态机（FSM）。 通过合并来自上述有限状态机（4）的状态来最小化状态的数量。 生成的有限状态机以状态转换表或VHDL程序的类型输出。 状态转换表和VHDL程序使用逻辑合成器进行合成。

公开(公告)号：KR1020030054061A

公开(公告)日：2003-07-02

申请号：KR1020010084155

申请日：2001-12-24

Applicant: 한국전자통신연구원

Inventor： 장준영 ,  배영환

IPC: G06F17/50

Abstract: PURPOSE: A method for a hardware-software interface synthesis is provided to automatically create software device driver and hardware interface circuit for an interface of a hardware module and a software module. CONSTITUTION: In a hardware-software co-design system, the system is initialized(100) and interface information of a hardware module and a software module is received(200). A control signal between the hardware module and a software module is created in accordance with the interface information(300). A physical address of a memory map corresponded to the control signal is allocated(400). A hardware interface file is automatically created(500). A software interface driver is automatically created(600).

Abstract translation: 目的：提供硬件 - 软件界面综合的方法，为硬件模块和软件模块的接口自动创建软件设备驱动和硬件接口电路。 规定：在硬件 - 软件协同设计系统中，初始化系统（100）并接收硬件模块和软件模块的接口信息（200）。 根据接口信息（300）创建硬件模块与软件模块之间的控制信号。 分配对应于控制信号的存储器映射的物理地址（400）。 自动创建硬件接口文件（500）。 自动创建软件界面驱动程序（600）。

公开(公告)号：KR1020020079144A

公开(公告)日：2002-10-19

申请号：KR1020010019861

申请日：2001-04-13

Applicant: 한국전자통신연구원

Inventor： 김원종 ,  장준영 ,  이광엽 ,  배영환 ,  정교일

IPC: G06F7/00

Abstract: PURPOSE: A device and a method for multiplying the finite fields on a polynomial basis are provided to offer a small volume circuit by using a digit serial mode in the finite fields multiplication of high degree polynomial and to realize the fast multiplication by using a fast clock generator deferent from the system clock. CONSTITUTION: The first storing tool stores a multiplier, a multiplicand and a product as the operation result by dividing into a digit unit. The second storing tool(15) assists the operation by storing a middle value necessary for a process carrying out the operation in the first storing tool and stores the final result. An address generating tool(16) generates an address of the second storing tool for writing or reading the value necessary for the first storing tool from the second storing tool. A clock generating tool(17) provides the fast clock operated by being separated from the system clock to the first storing tool.

Abstract translation: 目的：提供一种用于在多项式基础上乘以有限域的装置和方法，通过在高次多项式的有限域乘法中使用数字串行模式来提供小体积电路，并通过使用快速时钟来实现快速乘法 发电机不同于系统时钟。 构成：第一存储工具将乘法器，乘法器和乘积作为运算结果分成数位单元。 第二存储工具（15）通过将执行该操作的处理所需的中间值存储在第一存储工具中来存储最终结果来辅助操作。 地址生成工具（16）生成用于从第二存储工具写入或读取第一存储工具所需的值的第二存储工具的地址。 时钟产生工具（17）提供通过从系统时钟分离到第一存储工具来操作的快速时钟。

公开(公告)号：KR1020130071331A

公开(公告)日：2013-06-28

申请号：KR1020120037874

申请日：2012-04-12

Applicant: 한국전자통신연구원

Inventor： 배영환 ,  조한진

IPC: G06F17/50 ,  H03K19/177

CPC classification number: G06F17/5077 ,  H03K19/177

Abstract: PURPOSE: A method for automatically synthesizing a tile wiring structure for FPGA(Field Programmable Gate Array) wiring structure design is provided to automatically synthesize the tile wiring structure in order that an FPGA efficiently wires. CONSTITUTION: Shortest paths of a first tile and a second tile are searched(S130). A wiring pattern is searched corresponding to a search result of the shortest paths. Wiring patterns of first to third tiles are formed corresponding to the search result of the shortest paths. Third tiles are located on the shortest paths. The first to third tiles include the same wiring pattern. [Reference numerals] (AA) Start; (BB, EE, FF, II) No; (CC, DD, GG, HH) Yes; (JJ) End; (S110) Receive wiring structure specifications; (S115) Complex bundle wiring structure?; (S120) Configure a tile wiring graph; (S125) Convert into two point-to-point connection request using the minimum spanning tree; (S130) Search the shortest path on the tile wiring graph; (S135) Generate a bundle structure; (S140) Compose a simple bundle wiring structure; (S145) Bundle wiring structure to be composed is remained?; (S150) Wiring connection requested?; (S155) Configure a 3D wiring grid graph; (S160) Project a cell block and an existing wiring; (S165) Perform a time wiring device; (S170) Wiring connection request remained?

Abstract translation: 目的：提供一种自动合成FPGA（现场可编程门阵列）布线结构设计的瓦片布线结构的方法，自动合成瓦片布线结构，以使FPGA高效布线。 构成：搜索第一瓦片和第二瓦片的最短路径（S130）。 根据最短路径的搜索结果搜索布线图案。 对应于最短路径的搜索结果形成第一至第三瓦片的接线图案。 第三块位于最短路径上。 第一至第三瓦片包括相同的布线图案。 （附图标记）（AA）开始; （BB，EE，FF，II）否; （CC，DD，GG，HH）是; （JJ）结束; （S110）接收布线结构规格; （S115）复束束布线结构？ （S120）配置瓦片接线图; （S125）使用最小生成树转换为两个点对点连接请求; （S130）搜索瓦片接线图上的最短路径; （S135）生成捆绑结构; （S140）构成简单的捆绑布线结构; （S145）待组合的配线结构保持不变 （S150）请求接线连接 （S155）配置3D接线网格图; （S160）投影单元格块和现有布线; （S165）执行时间接线装置; （S170）接线连接请求仍然存在？

公开(公告)号：KR100901691B1

公开(公告)日：2009-06-08

申请号：KR1020070125100

申请日：2007-12-04

Applicant: 한국전자통신연구원

Inventor： 배영환 ,  장준영 ,  김주엽 ,  김원종 ,  이미영 ,  전인산 ,  조한진

IPC: H04L12/44 ,  H04L12/28

CPC classification number: H04L49/15 ,  H04L12/44 ,  H04L12/46 ,  H04L49/109 ,  H04L49/30

Abstract: A mesh-star mixing on-chip network communications system and a communications method thereof for implementing the expandability of minimum delay time and optimizing the communication characteristic of SoC design are provided to compose a hierarchical communications structure by connecting mesh-star mixing on-chip. Star switches formulate star networks. The star switches switch packets of star IP cores according to a source routing mode. A plurality of mesh switches forms mesh network(20). Mesh IP cores are one by one connected to each mesh switch. Bridges connect star networks and mesh network. The mesh-star mixing on-chip network communications system optimizes the communication characteristic of system on chip design.

Abstract translation: 提供了网状星型混合片上网络通信系统及其通信方法，用于实现最小延迟时间的可扩展性和优化SoC设计的通信特性，以通过连接网状星形混合片上组成分层通信结构。 星形交换机配置星形网络。 星型交换机根据源路由模式切换星型IP核的数据包。 多个网格交换机形成网状网络（20）。 网状IP内核逐个连接到每个网格交换机。 桥梁连接星形网络和网状网络。 网状星形混合片上网络通信系统优化了片上系统设计的通信特性。

公开(公告)号：KR100798302B1

公开(公告)日：2008-01-28

申请号：KR1020060090365

申请日：2006-09-19

Applicant: 한국전자통신연구원

Inventor： 김원종 ,  조한진 ,  장준영 ,  김승철 ,  한진호 ,  배영환 ,  신경선 ,  이미영 ,  김주엽 ,  박성모 ,  김익균 ,  임태영 ,  김상필

IPC: G06F13/40 ,  G06F13/38

Abstract: 본 발명은 하나 이상의 프로세서와 상기 프로세서에 의해서 제어되는 다양한 하드웨어 모듈을 포함하는 시스템 온칩의 통신 구조에 관한 것으로,
본 발명의 시스템 온칩은 상기 시스템 온칩에 포함된 하드웨어 모듈들의 동작을 제어하는 하나 이상의 프로세서와, 상기 하드웨어 모듈들 중 상기 프로세서의 제어를 받아서 동작하는 하나 이상의 슬레이브 모듈과, 상기 하드웨어 모듈들 중 상기 슬레이브 모듈을 제어하되, 상기 프로세서의 제어를 받지 않고 동작하는 하나 이상의 마스터 모듈과, 상기 프로세서와 상기 슬레이브 모듈 사이의 데이터 통신 경로가 되는 온칩 버스와, 상기 마스터 모듈과 상기 슬레이브 모듈 사이의 데이터 통신 경로가 되는 온칩 네트워크를 포함한다.
본 발명에 따른 시스템 온칩은 두 가지의 데이터 통신 경로를 복합적으로 갖도록 하여, 데이터 전송의 특성에 따라서 서로 다른 통신 경로를 사용하도록 함으로써 우수한 성능의 시스템 온칩을 설계할 수 있도록 하는 효과가 있다.
시스템 온칩, 프로세서, 온칩 버스, 온칩 네트워크