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12.发明公开연속 근사 레지스터 아날로그 디지털 컨버터 및 이를 테스트하기 위한 BIST 장치의 동작 방법 审中-实审成功的近似寄存器模拟数字转换器和内置自测试方法，用于测试后续逼近寄存器模拟数字转换器
公开(公告)号：KR1020150012112A
公开(公告)日：2015-02-03
申请号：KR1020130087535
申请日：2013-07-24
Applicant: 한국전자통신연구원
Inventor： 전영득
CPC classification number: H03M1/1071 , H03M1/00 , H03M1/0682 , H03M1/1023 , H03M1/468
Abstract: 본 발명의 실시 예에 따른 연속 근사 레지스터 아날로그 디지털 컨버터는 제 1 및 제 2 아날로그 입력 신호들 및 기준 전압 신호에 기초하여, 제 1 및 제 2 레벨 전압들을 생성하여 출력하는 디지털 아날로그 변환기, 상기 제 1 및 제 2 레벨 전압들을 비교하고, 비교 결과에 따른 비교 신호를 출력하는 비교기, 상기 비교 신호를 기반으로 디지털 신호를 생성하는 SAR 로직을 포함하되, 상기 디지털 아날로그 변환기는, 상기 제 1 및 제 2 아날로그 입력 신호들의 수신을 각각 제어하는 제 1 및 제 2 입력 스위치들, 상기 제 1 입력 스위치와 전기적으로 연결되며, 상기 제 1 입력 스위치의 동작에 따른 누설 전류를 방전하는 제 1 방전 스위치, 상기 제 2 입력 스위치와 전기적으로 연결되며, 상기 제 2 입력 스위치의 동작에 따른 누설 전류를 방전하는 제 2 방전 스위� �를 포함한다.
Abstract translation: 根据本发明的实施例，逐次逼近寄存器模数转换器包括：数模转换器，其基于参考电压信号产生第一和第二模拟输入信号以及第一和第二电平电压 ，并输出; 比较器，其比较第一和第二电平电压，并根据比较结果输出比较信号; 以及基于比较信号产生数字的SAR逻辑。 数模转换器包括：分别控制第一和第二模拟输入信号的接收的第一和第二输入开关; 电连接到第一输入开关的第一放电开关，并且根据第一输入开关的操作放电泄漏电流; 以及电连接到第二输入开关的第二放电开关，并且根据第二输入开关的操作放电泄漏电流。
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公开(公告)号：KR101224102B1
公开(公告)日：2013-01-21
申请号：KR1020090106571
申请日：2009-11-05
Applicant: 한국전자통신연구원
IPC: H03M1/38
CPC classification number: H03M1/0836 , H03M1/168
Abstract: 본 발명에 따른 파이프라인 ADC는 전단 SHA(Sample-and-Hold Amplifier)를 사용하지 않는 구조의 파이프라인 ADC에 관한 것으로, 전단 SHA를 제거함에 따라 발생하는 제1 서브 레인징 ADC에서의 플래시 ADC와 MDAC간의 샘플링 오차를 최소화하기 위하여, 상기 플래시 ADC에 포함된 전처리 증폭기의 지연 시간을 계산하여 상기 플래시 ADC가 상기 MDAC 보다 지연 시간 만큼 지연된 시점에서 아날로그 입력 신호를 샘플링하도록 함으로써, 전단 SHA를 사용하지 않고도 샘플링 오차를 최소화할 수 있는 것을 특징으로 한다. 따라서 본 발명에 따른 파이프라인 ADC는 전단 SHA를 사용하지 않고도 샘플링 오차를 최소화할 수 있으므로 칩 면적 및 전력 소모를 감소시킬 수 있다.
파이프라인, ADC, SHA, 샘플링 오차, 플래시 ADC, MDAC-
公开(公告)号：KR101182402B1
公开(公告)日：2012-09-13
申请号：KR1020080115053
申请日：2008-11-19
Applicant: 한국전자통신연구원
CPC classification number: H03M1/069 , H03M1/0607 , H03M1/468 , H03M1/804
Abstract: 본 발명에 따른 순차 접근 아날로그 디지털 변환기는 비트 수효에 대응하는 비트 커패시터열 및 보정 커패시터열을 포함하는 제1 변환부, 상기 변환부의 출력 전압에 따라 각 커패시터에 대응하는 하이 또는 로우 전압을 출력하는 비교기, 상기 비교기의 하이 또는 로우 출력 중 상기 보정 커패시터의 출력에 따라 상기 비트 커패시터의 출력을 보정하는 보정부를 포함한다. 따라서, LSB와 동일한 크기의 커패시턴스를 가지는 두 개의 비트를 두어 디지털 출력 에러가 발생하였을 경우 이를 보정할 수 있도록 하여 신호 변환기의 동적 동작 영역을 증가시키고, 출력된 신호의 잡음비를 개선된다.
순차 접근 아날로그-디지털 변환, 에러 보정-
公开(公告)号：KR1020120027829A
公开(公告)日：2012-03-22
申请号：KR1020100089624
申请日：2010-09-13
Applicant: 한국전자통신연구원
IPC: H03M1/38
Abstract: PURPOSE: An analog digital converter is provided to secure a fast operating characteristic by performing analog digital conversion by using a sequential access ADC(Analog Digital Converter) and a flash ADC. CONSTITUTION: A flash ADC(110) acts as a sub ADC. The flash ADC acts in response to a flash control signal received from a controller(140). A sequential access ADC(120) acts in response to an input sampling control signal and sequential access control signal received from the controller. A reference voltage generating circuit(130) is electrically connected to the flash ADC and the sequential access ADC. The reference voltage generating circuit is formed to offer a common voltage to the sequential access ADC.
Abstract translation: 目的：提供模拟数字转换器，通过使用顺序存取ADC（模拟数字转换器）和闪存ADC进行模拟数字转换来确保快速工作特性。 构成：闪存ADC（110）充当子ADC。 闪光ADC响应于从控制器（140）接收的闪光控制信号而起作用。 顺序访问ADC（120）响应于从控制器接收的输入采样控制信号和顺序存取控制信号而起作用。 参考电压产生电路（130）电连接到闪存ADC和顺序存取ADC。 基准电压产生电路形成为向顺序存取ADC提供公共电压。
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Patent Agency Ranking
公开(公告)号：KR1020110104178A
公开(公告)日：2011-09-22
申请号：KR1020100023159
申请日：2010-03-16
Applicant: 한국전자통신연구원
IPC: H03M1/38
CPC classification number: H03M1/0678 , H03M1/0682 , H03M1/468
Abstract: 본 발명의 실시예에 따른 순차 접근 아날로그 디지털 변환기는 보정 캐패시터열과 비트 수효보다 2
n-1 개 적은 수의 비트 캐패시터열을 포함하는 제1 변환부; 상기 제1 변환부와 차동으로 동작하는 제2 변환부; 상기 제1 변환부 및 상기 제2 변환부의 출력 전압에 따라 각 캐패시터에 대한 하이 또는 로우 레벨의 전압을 출력하는 비교기; 상기 비교기의 출력 전압을 수신하여 디지털 신호로 변환하는 SAR 로직부; 및 상기 SAR 로직부에 의해 변환된 디지털 신호를 수신하고, 수신된 디지털 신호 중 상기 보정 캐패시터열에 대한 보정 디지털 신호를 이용하여 상기 비트 캐패시터열에 대한 디지털 신호를 보정하는 보정 로직부를 포함하고, 입력 아날로그 신호의 샘플링 후 상기 제1 변환열과 상기 제2 변환열의 출력을 각각 상기 비교기의 입력단에 연결하여, 상기 비교기의 출력 전압에 따라 MSB에 해당하는 디지털 값을 결정한다.-
公开(公告)号：KR100974882B1
公开(公告)日：2010-08-11
申请号：KR1020070099082
申请日：2007-10-02
Applicant: 한국전자통신연구원
IPC: H03G3/20
CPC classification number: H03F3/45973 , H03F1/02 , H03F3/005 , H03F3/45475 , H03F2203/45136 , H03F2203/45514 , H04N5/335 , H04N5/378
Abstract: 본 발명은 증폭기를 공유하는 이중 CDS/PxGA(Correlated Double Sampling/Pixel Gain Amplifier) 회로에 관한 것으로, 특히 커패시턴스에 기반하여 증폭기의 이득을 조정하는 이중 CDS/PxGA 회로에 관한 것이다. 본 발명에 따른 이중 CDS/PxGA 회로는 제 1 픽셀의 리셋 준위 및 데이터 준위를 샘플링하는 제 1 샘플링부; 제 2 픽셀의 리셋 준위 및 데이터 준위를 샘플링하는 제 2 샘플링부; 및 상기 제 1 샘플링부 및 상기 제 2 샘플링부로부터 샘플링 값을 수신하고 상기 샘플링 값을 이용하여 상기 제 1픽셀의 출력신호 및 상기 제 2 픽셀의 출력신호를 계산하고 증폭하여 출력하는 연산증폭기를 포함하고, 상기 연산증폭기의 이득은 상기 제 1 샘플링부 및 상기 제 2 샘플링부에 포함된 커패시터의 커패시턴스에 기반하여 결정된다. 본 발명은 이중 CDS/PxGA 구조를 사용함으로써 연산증폭기의 속도를 감소시키고, 연산증폭기를 공유하여 전력소모를 줄이며, 커패시터 배열을 사용하여 커패시턴스를 조정함으로써 넓은 범위의 가변 이득을 얻을 수 있다.
CDS/PxGA, 커패시터 배열, 증폭기 공유-
公开(公告)号：KR100898914B1
公开(公告)日：2009-05-27
申请号：KR1020070077314
申请日：2007-08-01
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/1245 , H03M1/002 , H03M1/44
Abstract: 본 발명은 파이프라인 아날로그-디지털 변환기(Pipeline analog to digital converter, 이하 '파이프라인 ADC'라 한다)를 제어하는 방법에 관한 것으로서, 보다 상세하게는 전단 샘플-앤-홀드 증폭기(Front-end sample-and-hold amplifier, 이하 '전단 SHA'라 한다)를 사용하지 않는 파이프라인 ADC에서 발생하는 샘플링 부정합(Sampling mismatch)을 최소화하기 위해 샘플링 시점을 제어하는 방법에 관한 것이다. 본 발명에 따른 파이프라인 아날로그-디지털 변환기 제어 방법은, 제 1 스테이지에 포함된 아날로그-디지털 변환기 및 잔류신호 생성기가 아날로그 입력신호를 동시에 샘플링하여 각각 제 1 샘플링 값 및 제 2 샘플링 값을 생성하는 단계; 상기 잔류신호 생성기가 상기 제 2 샘플링 값을 홀딩하는 동시에 상기 아날로그-디지털 변환기는 상기 제 1 샘플링 값을 증폭하여 대응하는 디지털 코드로 변환하는 단계; 및 상기 잔류신호 생성기가 상기 디지털 코드를 이용하여 잔류신호를 생성하는 단계로 구성된다. 본 발명은 파이프라인 ADC에서 전단 SHA를 제거함에 따라 발생하는 샘플링 부정합을 최소화함으로써, 전단 SHA를 사용하지 않고도 안정적인 성능을 보장할 수 있다. 이로 인해, 본 발명은 전단 SHA를 사용하지 않음으로써 칩 면적 및 전력 소모를 절감하고, 전체 파이프라인 ADC의 성능을 향상시킬 수 있다.
아날로그-디지털 변환기, ADC, MDAC, 샘플링 부정합, SHA-
公开(公告)号：KR1020090034645A
公开(公告)日：2009-04-08
申请号：KR1020070100004
申请日：2007-10-04
Applicant: 한국전자통신연구원
IPC: H03G3/20
CPC classification number: H03F3/005
Abstract: A gain amplifier of a switched capacitor structure is provided to improve an operation speed and performance and to reduce a slewing time by previously resetting an output terminal to an expected output voltage value. An input voltage is applied from the input terminal to a first switch(SW1). A sampling capacitor(Cs) stores an input voltage in a first clock. An N stage amplifier(111,112) amplifies and outputs the input voltage stored in a sampling capacitor in a second clock which is not overlapped with the first clock. A second switch(SW2) and a third switch(SW3) apply the common mode voltage to the N stage amplifier. A feedback capacitor(CF) is connected between an input and an output of the N stage amplifier. One side of an input capacitor is connected to the input terminal. A fourth switch connects the other terminal of the input capacitor between the (N-1)-th amplifier and the N-th amplifier in the first clock. A fifth switch(SW5) connects the (N-1)-th amplifier and the N-th amplifier of the N stage amplifier in the second clock.
Abstract translation: 提供开关电容器结构的增益放大器以通过预先将输出端子复位到期望的输出电压值来提高操作速度和性能并减少回转时间。 输入电压从输入端施加到第一开关（SW1）。 采样电容器（Cs）将输入电压存储在第一时钟中。 N级放大器（111,112）以与第一时钟不重叠的第二时钟放大并输出存储在采样电容器中的输入电压。 第二开关（SW2）和第三开关（SW3）将共模电压施加到N级放大器。 反馈电容器（CF）连接在N级放大器的输入和输出端之间。 输入电容器的一侧连接到输入端子。 第四开关将第（N-1）放大器和第N放大器之间的输入电容器的另一端连接在第一时钟。 第五开关（SW5）在第二时钟连接N级放大器的第N-1放大器和第N放大器。
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公开(公告)号：KR100801962B1
公开(公告)日：2008-02-12
申请号：KR1020060119423
申请日：2006-11-30
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/0682 , H03M1/167 , H03M1/804
Abstract: A multi-bit pipeline analog-to-digital converter is provided to improve an operation speed and performance of an MDAC(Multiplying Digital to Analog Converter) by constantly maintaining input common mode voltages irrespective of an input digital code. First and second differential capacitors(100,200) store an analog input voltage and include plural sampling capacitors. An amplifier(300) amplifies a remaining voltage from the first and second differential capacitors and outputs the amplified result. An N-bit flash ADC(400) is connected to an input terminal of an MADC. A decoding circuit(500) controls the voltages which are applied on the first and second differential capacitors through first to third switches, according to a digital code which is outputted from the N-bit flash ADC. When the digital codes are not matched, the third switch coupled between lower plates of the first and second differential capacitors is turned on, so that a sum of stored charges in the first and second differential capacitors is set to zero.
Abstract translation: 提供多位流水线模数转换器，通过不考虑输入数字代码不间断地保持输入共模电压来提高MDAC（乘法数模转换器）的运行速度和性能。 第一和第二差分电容器（100,200）存储模拟输入电压并且包括多个采样电容器。 放大器（300）放大来自第一和第二差分电容器的剩余电压，并输出放大结果。 N位闪存ADC（400）连接到MADC的输入端。 解码电路（500）根据从N位闪存ADC输出的数字代码，通过第一至第三开关来控制施加在第一和第二差分电容器上的电压。 当数字代码不匹配时，耦合在第一和第二差分电容器的下板之间的第三开关导通，使得第一和第二差分电容器中存储的电荷的总和被设置为零。
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