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公开(公告)号：KR101720135B1
公开(公告)日：2017-03-27
申请号：KR1020100125786
申请日：2010-12-09
Applicant: 한국전자통신연구원
IPC: H03L7/087
Abstract: 본발명은다중-루프로구성되는위상고정루프회로에관한것이다. 본발명에따른위상고정루프회로는주파수검출기, 위상검출기, 제 1 및제 2 전하펌프, 루프필터및 전압제어발진기를포함한다. 상기주파수검출기는기준신호및 발진신호에대한분주신호의주파수차이를검출하고, 상기주파수차이에따른제 1 차동제어신호를출력한다. 상기위상검출기는상기기준신호및 상기발진신호에대한필터링신호의위상차이를샘플링동작을통해검출하고, 상기위상차이에따른제 2 차동제어신호를출력한다. 상기제 1 전하펌프는상기제 1 차동제어신호에따라조절되는제 1 전하를출력하고, 상기제 2 전하펌프는상기제 2 차동제어신호에따라조절되는제 2 전하를출력한다. 상기루프필터는상기제 1 및제 2 전하의합에대응하는전압을필터링하여제어전압을출력한다. 상기전압제어발진기는상기제어전압에응답하여상기발진신호를출력한다.
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公开(公告)号：KR1020110073170A
公开(公告)日：2011-06-29
申请号：KR1020100027689
申请日：2010-03-29
Applicant: 한국전자통신연구원
CPC classification number: H03B5/24 , H03B5/1215 , H03B5/1228 , H03B5/1246 , H03B2201/0208
Abstract: PURPOSE: A low voltage LC voltage controlled oscillator(VCO) is provided to overcome the entire phase noise problems by eliminating a current source and minimizing 1/f noises. CONSTITUTION: An LC resonance circuit(310) includes an inductor(L1), and a capacitor(C1). The inductor is in connection with a power terminal(VDD), and the capacitor is in parallel with the inductor. Both end parts of the inductor and the capacitor are in connection with output nodes. An amplifying circuit(320) includes a pair of transistors(M1, M2). The gate nodes of the transistors are in connection with a bias voltage through resistors(R1, R2). A bias voltage supplying circuit(330) includes a transistor(M3) in connection with a source node through a capacitor(C2).
Abstract translation: 目的：提供低压LC压控振荡器（VCO），通过消除电流源和最小化1 / f噪声来克服整个相位噪声问题。 构成：LC谐振电路（310）包括电感器（L1）和电容器（C1）。 电感器与电源端子（VDD）连接，电容器与电感器并联。 电感器和电容器的两端都与输出节点连接。 放大电路（320）包括一对晶体管（M1，M2）。 晶体管的栅极节点与通过电阻（R1，R2）的偏置电压相连。 偏置电压供给电路（330）包括通过电容器（C2）与源极节点连接的晶体管（M3）。
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公开(公告)号：KR1020100028341A
公开(公告)日：2010-03-12
申请号：KR1020080087332
申请日：2008-09-04
Applicant: 한국전자통신연구원
CPC classification number: H03L7/095
Abstract: PURPOSE: A circuit and a method for detecting a lock are provided to reduce power consumption by minimizing the entire structure of a lock detection circuit. CONSTITUTION: A lock detection circuit(400) includes a front lock detector(400A). The front lock detector receives an up signal and a down signal according to phase difference between a reference signal and a feedback signal. The front lock detector outputs a preliminary lock detection signal which shows the lock status of the feedback signal and the reference signal according to the up signal and the down signal. First and second delay devices delay the up signal and the down signal for a preset time. A first D-flip flop outputs the delayed up signal in response to the down signal. A second D-flip flop outputs the delayed down signal in response to the up signal. A NOR gate outputs high or low preliminary lock signals according to the output signals of the first and second D-flip flops.
Abstract translation: 目的：提供用于检测锁定的电路和方法，以通过最小化锁定检测电路的整体结构来降低功耗。 构成：锁定检测电路（400）包括前锁定检测器（400A）。 前锁定检测器根据参考信号和反馈信号之间的相位差接收上行信号和下降信号。 前置锁定检测器根据向上信号和下降信号输出预示锁定检测信号，该信号显示反馈信号和参考信号的锁定状态。 第一和第二延迟装置将上升信号和下降信号延迟预设时间。 第一D触发器响应于下降信号输出延迟上升信号。 第二D触发器响应于上升信号输出延迟下降信号。 根据第一和第二D触发器的输出信号，或非门输出高或低的初步锁定信号。
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公开(公告)号：KR100937437B1
公开(公告)日：2010-01-19
申请号：KR1020070100004
申请日：2007-10-04
Applicant: 한국전자통신연구원
IPC: H03G3/20
CPC classification number: H03F3/005
Abstract: 본 발명은 정착시간 최소화를 위한 스위치드-캐패시터 구조의 이득 증폭기에 관한 것으로, 입력신호를 샘플링하는 제 1 클럭 동안 입력단에 입력 캐패시터가 연결되도록 하여, 상기 입력 캐패시터에 의해 증폭기 출력단을 0이 아닌 예상 출력전압값으로 미리 리셋함으로써, 증폭모드시 증폭기의 출력단이 원하는 값으로 정착하기 위하여 조금만 움직여도 되므로, 슬루잉 시간을 감소시킬 수 있으며, 이에 따라 전체 정착시간 및 전력소모를 최소화할 수 있는 것을 특징으로 한다.
스위치드-캐패시터, 2단 증폭기, 아날로그 프런트-엔드, AFE, 정착시간, settling time-
公开(公告)号：KR100937402B1
公开(公告)日：2010-01-18
申请号：KR1020070095432
申请日：2007-09-19
Applicant: 한국전자통신연구원
IPC: H03B5/08
CPC classification number: H03B5/1215 , H03B5/1253 , H03B5/1256 , H03B5/1293
Abstract: 본 발명은 넓은 발진 주파수 범위와 선형 특성을 갖는 전압 제어 발진기에 관한 것으로, LC 공진 회로에 추가로 연결된 다수개의 MOS 트랜지스터에 의해 가변 커패시턴스 범위가 증가되어 제어전압에 대한 발진 주파수를 선형적으로 변화시킬 수 있으며, 상기 MOS 트랜지스터 개수, 폭과 길이 및 동작 영역을 조절하여 발진 주파수의 범위를 넓히거나 좁힐 수 있는 것을 특징으로 한다. 따라서, 본 발명에 따르면 스위칭 소자를 사용하지 않고도 넓은 발진 주파수 범위와 선형적인 제어전압-발진 주파수의 특성을 갖는 전압 제어 발진기를 구현할 수 있다.
전압 제어 발진기, 버랙터 다이오드, 커패시턴스, MOSFET, 차동방식-
Patent Agency Ranking
公开(公告)号：KR100921498B1
公开(公告)日：2009-10-13
申请号：KR1020070071103
申请日：2007-07-16
Applicant: 한국전자통신연구원
IPC: H03M3/02
Abstract: 본 발명은 입력 신호를 적분하는 제1 적분기, 상기 적분된 신호를 디지털 신호롤 변환하는 아날로그 디지털 변환기, 상기 아날로그 디지털 변환기로부터 출력되는 신호를 지연하는 지연기 및 상기 아날로그 디지털 변환기로부터 출력되는 신호를 미분 지연하는 미분 지연기를 포함하는 델타 시그마 변조기를 제공할 수 있다.
델타 시그마 변조기, 시그마 델타 변조기, 멀티 비트-
公开(公告)号：KR100877154B1
公开(公告)日：2009-01-07
申请号：KR1020060076773
申请日：2006-08-14
Applicant: 한국전자통신연구원
IPC: H01L27/04
Abstract: 전자부품 및 제품의 생산과정이나 사용 중에 생긴 정전기가 순간적으로 방전되어 집적회로 내부 소자 및 금속 배선의 파괴를 초래하는 정전기 방전(ESD: Electro-Static Discharge) 현상은 집적회로 설계분야에 있어 매우 중요한 고려대상이 되고 있다.
특히 반도체 제조 공정기술이 DSM(Deep Sub-Micron)급에서 VDSM(Very Deep Sub-Micron)급으로 발전함에 따라 게이트 산화막의 두께는 0.1㎛ 이하로 얇아지고, 반도체 칩의 소형화가 이루어지면서 ESD에 의한 소자파괴 현상은 더욱 심각해지고 있다. 그러므로, 빠른 방전 속도(speed), 정상동작 상태에서의 투명성 (transparency), 충분한 방전 전류의 감내(robustness), 그리고 낮은 트리거 전압 특성(effectiveness) 등과 같은 여러 ESD 성능지표를 만족하는 보호소자의 개발 및 회로설계가 매우 중요하다 할 수 있다.
따라서, 본 발명에서는 나노소자기반 고속 입출력 (I/O interface) 회로 및 낮은 전원전압 특성을 갖는 반도체 칩에 적용 가능한 SCR(Silicon Controlled Rectifier)구조의 새로운 ESD 보호 소자를 제안하고, 그 제작방법에 대하여 기술하였다.
본 발명의 3중-웰 저전압 트리거 ESD 보호 소자는, p형-기판 상에 형성된 딥 n형-웰; 상기 딥 n형-웰의 내부에 서로 접하도록 형성된 n형-웰 및 p형-웰; 및 상기 p형-웰에 직접 바이어스 전압을 인가하기 위한 바이어스 인가 영역을 포함하 는 것을 특징으로 한다.
ESD 보호, 트리거 전압, SCR, 3중-웰, LVTSCR, VDSM-
公开(公告)号：KR1020080052270A
公开(公告)日：2008-06-11
申请号：KR1020070071103
申请日：2007-07-16
Applicant: 한국전자통신연구원
IPC: H03M3/02
CPC classification number: H03M3/39 , H03M3/37 , H03M2201/6309 , H03M2201/711
Abstract: A multi-bit delta sigma modulator is provided to be applied for a multi-bit high speed operation by delaying a feedback signal as much as one clock using a delayer and a differential delayer. A multi-bit delta sigma modulator includes a first integrator(301), a second integrator(303), an analog digital converter(305), a delayer(309), and a differential delayer(311). The first integrator integrates an input signal. The second integrator receives an input of the signal feedbacked from the differential delayer, and compensates for the delayed signal component. The analog digital converter converts the integrated signal into a digital signal. The delayer delays the signal outputted from the analog digital converter. The differential delayer differentiates and delays the signal outputted from the analog digital converter.
Abstract translation: 通过使用延迟器和差分延迟器延迟多达一个时钟的反馈信号，提供多位ΔΣ调制器用于多位高速操作。 多比特ΔΣ调制器包括第一积分器（301），第二积分器（303），模拟数字转换器（305），延迟器（309）和差分延迟器（311）。 第一个积分器集成了一个输入信号。 第二积分器接收从差分延迟器反馈的信号的输入，并补偿延迟的信号分量。 模拟数字转换器将集成信号转换为数字信号。 延迟器延迟模拟数字转换器输出的信号。 差分延迟器对从模拟数字转换器输出的信号进行微分和延迟。
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公开(公告)号：KR100827268B1
公开(公告)日：2008-05-07
申请号：KR1020060089083
申请日：2006-09-14
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/1225 , H03M1/168
Abstract: 본 발명은 증폭기 공유 구조의 멀티-비트 파이프라인 아날로그-디지털 변환기에 관한 것으로, 입력된 아날로그 전압을 샘플링 및 홀딩하여 입력 전압의 샘플링 오차를 제거하는 SHA; 아날로그 신호를 입력받아 디지털 신호로 변환하여 출력하는 제 1 내지 K (K≥2인 정수) 스테이지의 N(N≥1인 정수)-비트 플래시 ADC(Analog-to-Digital Converter); 상기 N-비트 플래시 ADC로부터 출력되는 디지털 신호와 이전 스테이지의 출력신호의 차이를 다시 아날로그 신호로 변환하여 출력하는 제 1 내지 K 스테이지의 N-비트 MDAC(Multiplying Digital-to-Analog Converter); 제 1 클럭에서 상기 제 1 스테이지의 N-비트 MDAC의 출력에 연결되고 제 2 클럭에서 상기 SHA의 출력에 연결되는 3단 증폭기를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 멀티-비트 파이프라인 ADC에 있어서 전력 소모가 많은 SHA와 제 1 스테이지의 MDAC간에 증폭기를 공유하는 것이 가능하게 되며, 이에 따라 전력 소모를 최소화하고 칩 면적을 감소시킬 수 있는 효과가 있다.
파이프라인, 아날로그-디지털 변환기, ADC, 증폭기, 공유, SHA, MDAC-
公开(公告)号：KR1020060067105A
公开(公告)日：2006-06-19
申请号：KR1020050039175
申请日：2005-05-11
Applicant: 한국전자통신연구원
IPC: H01L27/04 , H01L29/866
CPC classification number: H01L27/0266 , H01L27/0255 , H01L27/0259 , H01L27/0288
Abstract: 본 발명은 반도체 집적회로(Integrated Circuit)에 적용되는 반도체 제어 정류기(Silicon Controlled Rectifier; SCR)를 이용한 정전기 방전(Electro-static discharge; ESD) 보호 회로에 관한 것으로, 제 1 웰 및 제 2 웰이 형성된 반도체 기판, 상기 제 1 웰의 상부에 형성된 제 1 및 제 2 고농도 이온주입 영역, 상기 제 2 웰의 상부에 형성된 제 3 및 제 4 고농도 이온주입 영역, 상기 제 1 웰 및 제 2 웰 계면에 형성된 제 5 고농도 이온주입 영역, 상기 제 5 고농도 이온주입 영역 일측의 상기 제 2 웰 상부에 형성된 제 6 고농도 이온주입 영역, 드레인 및 소스가 상기 제 6 고농도 이온주입 영역과 상기 제 1 및 제 2 고농도 이온주입 영역에 각각 접속되고, 게이트가 저항을 통해 상기 제 1 및 제 2 고농도 이온주입 영역에 접속된 제 1 과부하 방지수단, 드레인 및 소스가 상기 제 5 고농도 이온주입 영역과 상기 제 3 및 제 4 고농도 이온주입 영역에 각각 접속되고, 게이트가 저항을 통해 상기 제 3 및 제 4 고농도 이온주입 영역에 접속된 제 2 과부하 방지수단을 포함한다.
정전기 방전(ESD), 보호 회로, 반도체 제어 정류기(SCR), 제너 접합 다이오드, 트리거 전압
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