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公开(公告)号：KR100898914B1
公开(公告)日：2009-05-27
申请号：KR1020070077314
申请日：2007-08-01
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/1245 , H03M1/002 , H03M1/44
Abstract: 본 발명은 파이프라인 아날로그-디지털 변환기(Pipeline analog to digital converter, 이하 '파이프라인 ADC'라 한다)를 제어하는 방법에 관한 것으로서, 보다 상세하게는 전단 샘플-앤-홀드 증폭기(Front-end sample-and-hold amplifier, 이하 '전단 SHA'라 한다)를 사용하지 않는 파이프라인 ADC에서 발생하는 샘플링 부정합(Sampling mismatch)을 최소화하기 위해 샘플링 시점을 제어하는 방법에 관한 것이다. 본 발명에 따른 파이프라인 아날로그-디지털 변환기 제어 방법은, 제 1 스테이지에 포함된 아날로그-디지털 변환기 및 잔류신호 생성기가 아날로그 입력신호를 동시에 샘플링하여 각각 제 1 샘플링 값 및 제 2 샘플링 값을 생성하는 단계; 상기 잔류신호 생성기가 상기 제 2 샘플링 값을 홀딩하는 동시에 상기 아날로그-디지털 변환기는 상기 제 1 샘플링 값을 증폭하여 대응하는 디지털 코드로 변환하는 단계; 및 상기 잔류신호 생성기가 상기 디지털 코드를 이용하여 잔류신호를 생성하는 단계로 구성된다. 본 발명은 파이프라인 ADC에서 전단 SHA를 제거함에 따라 발생하는 샘플링 부정합을 최소화함으로써, 전단 SHA를 사용하지 않고도 안정적인 성능을 보장할 수 있다. 이로 인해, 본 발명은 전단 SHA를 사용하지 않음으로써 칩 면적 및 전력 소모를 절감하고, 전체 파이프라인 ADC의 성능을 향상시킬 수 있다.
아날로그-디지털 변환기, ADC, MDAC, 샘플링 부정합, SHA-
公开(公告)号：KR100801962B1
公开(公告)日：2008-02-12
申请号：KR1020060119423
申请日：2006-11-30
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/0682 , H03M1/167 , H03M1/804
Abstract: A multi-bit pipeline analog-to-digital converter is provided to improve an operation speed and performance of an MDAC(Multiplying Digital to Analog Converter) by constantly maintaining input common mode voltages irrespective of an input digital code. First and second differential capacitors(100,200) store an analog input voltage and include plural sampling capacitors. An amplifier(300) amplifies a remaining voltage from the first and second differential capacitors and outputs the amplified result. An N-bit flash ADC(400) is connected to an input terminal of an MADC. A decoding circuit(500) controls the voltages which are applied on the first and second differential capacitors through first to third switches, according to a digital code which is outputted from the N-bit flash ADC. When the digital codes are not matched, the third switch coupled between lower plates of the first and second differential capacitors is turned on, so that a sum of stored charges in the first and second differential capacitors is set to zero.
Abstract translation: 提供多位流水线模数转换器，通过不考虑输入数字代码不间断地保持输入共模电压来提高MDAC（乘法数模转换器）的运行速度和性能。 第一和第二差分电容器（100,200）存储模拟输入电压并且包括多个采样电容器。 放大器（300）放大来自第一和第二差分电容器的剩余电压，并输出放大结果。 N位闪存ADC（400）连接到MADC的输入端。 解码电路（500）根据从N位闪存ADC输出的数字代码，通过第一至第三开关来控制施加在第一和第二差分电容器上的电压。 当数字代码不匹配时，耦合在第一和第二差分电容器的下板之间的第三开关导通，使得第一和第二差分电容器中存储的电荷的总和被设置为零。
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公开(公告)号：KR1020060058791A
公开(公告)日：2006-06-01
申请号：KR1020040097479
申请日：2004-11-25
Applicant: 한국전자통신연구원
CPC classification number: H03M1/0604 , H03M1/1215 , H03M1/167 , H03M1/804
Abstract: 본 발명의 다중 경로 아날로그 디지털 변환기는 별도의 오프셋 보정회로의 추가 없이, 우수한 오프셋 제거를 달성한다.
다중 파이프 라인 아날로그 디지털 변환기는 아날로그 디지털 변환기 및 멀티 플라잉 디지털 아날로그 변환기를 포함하며, 상기 멀티 플라잉 디지털 아날로그 변환기는 샘플링 구간 동안 증폭기의 동작을 최적화 하거나, 증폭기의 보상 커패시터의 용량을 증가시키거나, 증폭기에 인가되는 바이어스 전류를 조절함으로써 오프셋을 효과적으로 제거할 수 있다.-
公开(公告)号：KR100550102B1
公开(公告)日：2006-02-08
申请号：KR1020040055571
申请日：2004-07-16
Applicant: 한국전자통신연구원
IPC: H03M1/74
Abstract: 본 발명은 전류셀 구동 방식의 디지털-아날로그 변환기에서 전류셀 소자간 부정합에 무관하게 1 비트의 해상도를 확장시킨 전류셀 구동 방식의 디지털-아날로그 변환기에 관한 것이다. 본 발명에 따른 전류셀 구동 방식의 디지털-아날로그 변환기는, N비트의 디지털 입력신호(D
IN )를 수신하여 2개의 N-1 비트 디지털 신호(D
IN1 ,
D
IN2 )로 변환하는 디코더; 상기 디지털 신호(D
IN1 ,
D
IN2 )에 기초한 전류량을 제공하는 M(= 2
N-1 )개의 전류셀; 상기 2개의 N-1 비트의 디지털 입력신호(D
IN1 ,
D
IN2 )에 기초한 전류량에 대응하는 제1 및 제2 아날로그 전압을 제1 및 제2 클럭신호(Q
1 , Q
2 )에 따라 각각 출력하는 전류셀 구동부; 및 상기 제1 및 제2 클럭신호를 기준으로 상기 제1 및 제2 아날로그 전압을 샘플링 및 홀딩하여 글리치가 제거된 신호를 출력하는 샘플링/홀딩 증폭 회로를 포함한다. 본 발명에 따르면, 최종 출력신호의 해상도 확장이 가능하고, 부가적인 회로에 의하여 기존의 전류셀 구동 방식의 변환기 출력단에 발생하는 글리치의 영향을 최소화함으로써 소모 전류를 줄일 수 있다.
디지털-아날로그 변환기, 전류셀 구동, 해상도, 확장-
公开(公告)号：KR1020040052174A
公开(公告)日：2004-06-19
申请号：KR1020020079924
申请日：2002-12-14
Applicant: 한국전자통신연구원
IPC: H04L27/26
CPC classification number: H04L27/365 , H03C3/40
Abstract: PURPOSE: A quadrature modulation transmitter is provided to reduce the power consumption and to overcome the mismatch problem in comparison with a heterodyne type transmitter or a digital IF type transmitter. CONSTITUTION: A quadrature modulation transmitter includes a digital processing block(410) and an analog processing block(420). The digital processing block(410) receives an I channel data, a Q channel data and a clock signal, modulates the I channel data or the inverse data of the I channel data into a first analog signal through the I channel DAC in response to the I clock signal and modulates the Q channel data or the inverse data of the Q channel data into a second analog signal through the Q channel DAC in response to the switching of the Q clock signal. And, the analog processing block(420) receives the first and the second analog signals from the digital processing block(410), adds the first analog signal to the second analog signal, transfers the added signal to the RF signal region through the combining process and transmits the transferred signal with amplifying the transferred signal.
Abstract translation: 目的：与外差式发射机或数字IF型发射机相比，提供了一种正交调制发射机，以减少功耗并克服失配问题。 构成：正交调制发射机包括数字处理块（410）和模拟处理块（420）。 数字处理块（410）接收I通道数据，Q通道数据和时钟信号，响应于I通道DAC，通过I通道DAC将I通道数据或I通道数据的反相数据调制成第一模拟信号 I时钟信号，并且响应于Q时钟信号的切换，通过Q通道DAC将Q通道数据或Q通道数据的反相数据调制成第二模拟信号。 并且，模拟处理块（420）从数字处理块（410）接收第一模拟信号和第二模拟信号，将第一模拟信号与第二模拟信号相加，通过组合处理将相加的信号传送到RF信号区域 并且通过放大所传送的信号来发送传送的信号。
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Patent Agency Ranking
公开(公告)号：KR1020040033596A
公开(公告)日：2004-04-28
申请号：KR1020020062748
申请日：2002-10-15
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/16 , H03M2201/65
Abstract: PURPOSE: A method for correcting a digital error of an analog/digital converter is provided to simplify an error correction process and minimize the power consumption by using a characteristic of a folding signal to divide a region of low bits and correcting errors of high bits according to the divided regions. CONSTITUTION: A low bit coding region is divided into four regions according to an odd number state and an even number state of predicting high bits. A coding process for low bits is performed. A coded result of the low bits is compared with the state of predictive high bits. The sum of the coded low bits and the predicting high bits is outputted if the coded result of the low bits corresponds to the state of predictive high bits. The sum of the coded low bits and the corrected high bits is outputted if the coded result of the low bits does not correspond to the state of predictive high bits.
Abstract translation: 目的：提供一种用于校正模拟/数字转换器的数字误差的方法，以简化误差校正处理，并通过使用折叠信号的特征来最小化功率消耗，以分割低位的区域并校正高位的误差， 到分区。 构成：根据奇数状态和预测高位的偶数状态，将低位编码区划分为四个区域。 执行低位的编码处理。 将低位的编码结果与预测高位的状态进行比较。 如果低位的编码结果对应于预测高位的状态，则输出编码的低位和预测高位的和。 如果低位的编码结果与预测高位的状态不对应，则输出编码的低位和校正的高位的和。
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公开(公告)号：KR100916307B1
公开(公告)日：2009-09-10
申请号：KR1020070104108
申请日：2007-10-16
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/1225 , H03M1/167
Abstract: 본 발명은 제1 디지털 신호를 아날로그 신호로 변환하는 DAC(Digital Analog Converter), 상기 DAC로부터 출력되는 신호 및 제1 SHA(Sample and Hold Amplifier)로부터 입력되는 아날로그 신호의 차를 구하는 감산기, 상기 감산된 신호를 증폭하는 증폭기, 상기 제1 SHA의 출력단 및 상기 증폭기의 입력단과 제1 스위치부를 통하여 결합하는 제1 커패시터부, 상기 증폭기의 입력단 및 상기 증폭기의 출력단과 제2 스위치부를 통하여 결합하는 제2 커패시터부 및 상기 증폭기의 입력단 및 상기 증폭기의 출력단과 제3 스위치부를 통하여 결합하는 제3 커패시터부를 포함하는 MDAC(Multiplying-DAC)가 구비된 것을 특징으로 하는 알고리즈믹 아날로그 디지털 변환기를 제공할 수 있다.
알고리즈믹 아날로그 디지털 변환기, MDAC-
公开(公告)号：KR1020090013312A
公开(公告)日：2009-02-05
申请号：KR1020070077314
申请日：2007-08-01
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/1245 , H03M1/002 , H03M1/44
Abstract: A control method of pipeline analog/digital converter and a pipeline analog/digital converter are provided to minimize sampling mismatch by controlling a sampling point. A pipeline analog/digital converter does not use a shear sample-and-hold amplifier. A first stage of the pipeline analog/digital converter comprises an A/D converter and a residual signal generator. The A/D converter(420) samples the analog input signal and produces first sampling value. The A/D converter amplifies the first sampling value and converses the first sampling value to corresponding digital code. The residual signal generator(410) samples an analog input signal at the same time with the sampling by the A/D converter and produces second sampling value. While the A/D converter amplifies the first sampling value, the residual signal generator holds the second sampling value. The residual signal generator produces the residual signal by using the second sampling value and digital code and delivers the generated residual signal to the second stage.
Abstract translation: 提供管线模拟/数字转换器和流水线模拟/数字转换器的控制方法，以通过控制采样点来最小化采样失配。 管道模拟/数字转换器不使用剪切采样和保持放大器。 管线模拟/数字转换器的第一级包括A / D转换器和残余信号发生器。 A / D转换器（420）对模拟输入信号进行采样并产生第一采样值。 A / D转换器放大第一采样值并将第一采样值转换为相应的数字码。 残余信号发生器（410）通过A / D转换器的采样同时对模拟输入信号进行采样，并产生第二采样值。 当A / D转换器放大第一采样值时，剩余信号发生器保持第二采样值。 剩余信号发生器通过使用第二采样值和数字码产生残余信号，并将产生的残留信号传送到第二级。
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公开(公告)号：KR1020080024676A
公开(公告)日：2008-03-19
申请号：KR1020060089083
申请日：2006-09-14
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/1225 , H03M1/168
Abstract: A multi-bit pipeline analog-to-digital converter is provided to decrease a chip size by arranging amplifiers between an SHA(Sampling and Holding Agent) and an MDAC of a first stage. A multi-bit pipeline analog-to-digital converter includes an SHA(10), an N-bit flash ADC(Analog Digital Converter)(20), an N-bit MDAC(30), and a 3-stage amplifier(AMP1). The SHA samples and holds an input analog voltage and removes a sampling error from an input voltage. The N-bit flash ADCs of first to K-th stages receive an analog signal and convert the analog signal to a digital signal. The N-bit MDACs of first to K-th stages convert a difference between an output digital signal from the N-bit flash ADC and the output signal from a previous stage into an analog signal and outputs the analog signal. The 3-stage amplifier is connected to the N-bit MDAC(Multiplying Digital to Analog Converter) output of the first stage at a first clock. At a second clock, the 3-stage amplifier is connected to an output of the SHA.
Abstract translation: 提供了一种多位流水线模数转换器，通过在SHA（采样和保持代理）与第一级的MDAC之间布置放大器来减小芯片尺寸。 多位流水线模数转换器包括SHA（10），N位闪存ADC（模拟数字转换器）（20），N位MDAC（30）和3级放大器（AMP1 ）。 SHA采样并保持输入模拟电压，并从输入电压中消除采样误差。 第一至第K级的N位闪存ADC接收模拟信号，并将模拟信号转换为数字信号。 第一至第K级的N位MDAC将来自N位闪存ADC的输出数字信号与来自前一级的输出信号之间的差转换为模拟信号，并输出模拟信号。 3级放大器在第一时钟连接到第一级的N位MDAC（乘法数模转换器）输出。 在第二个时钟，3级放大器连接到SHA的输出。
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公开(公告)号：KR100766073B1
公开(公告)日：2007-10-11
申请号：KR1020060050320
申请日：2006-06-05
Applicant: 한국전자통신연구원
IPC: H03M3/04
Abstract: 본 발명은 시그마 델타 변조기 및 시그마 델타 변조기의 디지털-아날로그 변환기에 관한 것으로, 특히 OP 앰프를 이용한 스위치드 캐패시터 구조에 적용되어 단일 입출력시 1개 캐패시터를 제안한 스위칭 기법을 이용하여 3개 레벨을 초과하는 디지털-아날로그 변환기를 구현함으로써 디지털-아날로그 변환기의 캐패시터 부정합에 의한 비선형특성을 제거하고 캐패시터 대비 디지털-아날로그 변환기의 출력 레벨 개수의 확장을 목적으로 한다. 또한 디지털-아날로그 변환기용 캐패시터를 확장함으로써 일반 디지털-아날로그 변환기를 적용하여 캐패시터 대비 디지털-아날로그 변환기의 출력 레벨수를 확장할 수 있다.
시그마 델타 변조기, 스위치드 캐패시터 구조, DAC
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