-
公开(公告)号：KR1020110055022A
公开(公告)日：2011-05-25
申请号：KR1020090111879
申请日：2009-11-19
Applicant: 한국전자통신연구원
IPC: H04N7/24
CPC classification number: H04N19/436 , H04N19/44 , H04N19/61
Abstract: PURPOSE: A video encoding apparatus and method thereof based on a data functional method are provided to maximize the parallelism and availability of a decoding process after separating bit stream regardless of data dependency. CONSTITUTION: A variable length decoding unit(410) performs variable length encoding/parsing and separates an encoding parameter based on a function partition method. MB(Macro Block) process information of a cluster and an encoding parameter is obtained by separating encoding function.
Abstract translation: 目的：提供一种基于数据功能方法的视频编码设备及其方法，用于在分离比特流之后使解码过程的并行性和可用性最大化，而与数据依赖性无关。 构成：可变长度解码单元（410）执行可变长度编码/解析，并且基于功能分区方法分离编码参数。 通过分离编码功能获得集群的MB（宏块）处理信息和编码参数。
-
公开(公告)号：KR1020110045601A
公开(公告)日：2011-05-04
申请号：KR1020090102241
申请日：2009-10-27
Applicant: 한국전자통신연구원
CPC classification number: G06F1/3237 , G06F1/3225 , G06F1/3275 , G06F1/3287 , G06F12/0875 , Y02D10/128 , Y02D10/13 , Y02D10/14 , Y02D10/171
Abstract: PURPOSE: An energy scalable vector processing apparatus including a core cluster and a method thereof are provided to regulate the amount of energy consumption by making the core cluster share a cache memory. CONSTITUTION: A cache memory(130-6) stores and offers a command or a data. A core(110-6) performs calculation by accessing the cache memory or a cache memory which is installed in other adjacent core cluster. If the core requests a memory access, a cluster cache controller(120-6) accesses the core to the cache memory. If the core requests a clustering to the adjacent core cluster, the cluster cache controller accesses the core to the cache memory included in the adjacent core cluster.
Abstract translation: 目的：提供一种包括核心簇及其方法的能量可缩放向量处理装置，以通过使核心群集共享缓存存储器来调节能量消耗量。 构成：缓存存储器（130-6）存储并提供命令或数据。 核心（110-6）通过访问安装在其他相邻核心群集中的高速缓冲存储器或高速缓冲存储器来执行计算。 如果核心请求存储器访问，则集群高速缓存控制器（120-6）将核心访问高速缓冲存储器。 如果核心请求到相邻核心群集的群集，则群集高速缓存控制器将核心访问到相邻核心群集中包括的高速缓存存储器。
-
公开(公告)号：KR100976628B1
公开(公告)日：2010-08-18
申请号：KR1020080043605
申请日：2008-05-09
Applicant: 한국전자통신연구원
CPC classification number: G06F9/3885 , G06F9/38 , G06F15/17375
Abstract: 다중 프로세서 시스템 및 그 시스템에서의 다중 프로세싱 방법에 관한 것으로서, 상기 다중 프로세서 시스템은 데이터 코어 및 프로세싱 코어로 이루어진 다수의 프로세서; 및 상기 각 프로세서에 포함된 데이터 코어와 프로세싱 코어를 데이터 코어-프로세싱 코어 쌍의 임의의 조합으로 연결하는 스위치를 포함함으로써, 통신을 위한 오버헤드를 없애고, 프로그래밍을 쉽고 간단히 할 수 있다.
다중 프로세서 시스템, 프로세서, 데이터 코어, 프로세싱 코어, 스위치, PPDM, PKDM.-
公开(公告)号：KR1020100063615A
公开(公告)日：2010-06-11
申请号：KR1020090027975
申请日：2009-04-01
Applicant: 한국전자통신연구원
Abstract: PURPOSE: An apparatus and a method for processing a VLIW instruction are provided to select one of instructions in a VLIW instruction according to a processing result of a condition branch instruction to process the selected instruction, thereby improving processing efficiency of a VLIW architecture. CONSTITUTION: A VLIW(Very Long Instruction Word) instruction processing apparatus comprises an instruction selecting unit(10) and a selection instruction executing unit(20). The instruction selecting unit selects at least one instruction among VLIW instructions according to instruction selection conditions. The command selection conditions are generated in the previous cycle. The selection instruction executing unit processes the selected instruction. The selection instruction executing unit generates an instruction processing result value and a new instruction selecting condition.
Abstract translation: 目的：提供一种用于处理VLIW指令的装置和方法，以根据条件分支指令的处理结果来选择VLIW指令中的一个指令以处理所选择的指令，从而提高VLIW架构的处理效率。 构成：VLIW（超长指令字）指令处理装置包括指令选择单元（10）和选择指令执行单元（20）。 指令选择单元根据指令选择条件选择VLIW指令中的至少一个指令。 命令选择条件在上一个循环中生成。 选择指令执行单元处理所选择的指令。 选择指令执行单元生成指令处理结果值和新指令选择条件。
-
公开(公告)号：KR1020100028252A
公开(公告)日：2010-03-12
申请号：KR1020080087191
申请日：2008-09-04
Applicant: 한국전자통신연구원
IPC: H03M7/42
CPC classification number: H03M7/425
Abstract: PURPOSE: A method for generating a table for decoding a code with a variable length is provided to reduce an average memory access number for decoding the code with the variable length using an N-bit code table. CONSTITUTION: A code table with a variable length and a search width N are is inputted(S10). A K-ary tree is generated from the inputted code table with variable length and the search width N(S20). The N-bit code table is generated from the K-ary tree(S30). The N-bit code table is stored in a memory. The N-bit code table is used for decoding the code with the variable length. The K-ary tree corresponds to the tree with the maximum K sub nodes.
Abstract translation: 目的：提供一种用于生成用于解码具有可变长度的代码的表的方法，以减少用于使用N位代码表对具有可变长度的代码进行解码的平均存储器访问号。 构成：输入具有可变长度和搜索宽度N的码表（S10）。 从可变长度和搜索宽度N的输入代码表生成K元树（S20）。 从K元树生成N位代码表（S30）。 N位代码表存储在存储器中。 N位代码表用于对可变长度的代码进行解码。 K-ary树对应于具有最大K个子节点的树。
-
Patent Agency Ranking
公开(公告)号：KR100923948B1
公开(公告)日：2009-10-29
申请号：KR1020070120942
申请日：2007-11-26
Applicant: 한국전자통신연구원
Abstract: 본 발명은 H.264 CAVLC(Context Adaptive Variable Length Coding) 디코딩을 수행하는 방법에 관한 것으로, 특히 어플리케이션 특정 명령어 프로세서(Application-Specific Instruction-set Processor, 이하 "ASIP"라 칭함) 를 이용하여 디코딩을 수행하는 H.264 CAVLC 디코딩 방법에 관한 것이다. 본 발명에 따른 어플리케이션 특정 명령어 프로세서에 기반한 H.264 CAVLC 디코딩 방법은 디코딩 계수에 관한 테이블에 기반하여 복수의 비교 비트열들을 결정하는 단계; 상기 복수의 비교 비트열들의 길이를 제 1 레지스터에 저장하는 단계; 상기 복수의 비교 비트열들의 코드 값을 제 2 레지스터에 저장하는 단계; 상기 복수의 비교 비트열들의 길이 및 코드 값에 기반하여 입력 비트 스트림과 상기 복수의 비교 비트열들을 비교하는 단계; 및 상기 입력 비트 스트림 및 상기 복수의 비교 비트열들의 비교 결과에 따라 상기 디코딩 계수 값을 결정하는 단계로 구성된다. 본 발명은 별도의 메모리 엑세스없이 ASIP의 내부 레지스터를 사용하여 디코딩 계수를 추출함으로써, 메모리 엑세스에 따른 속도 저하를 감소시켜 H.264 디코더의 디코딩 속도를 향상시킬 수 있다.
H.264, CAVLC, 디코딩, ASIP-
公开(公告)号：KR1020090061959A
公开(公告)日：2009-06-17
申请号：KR1020070128996
申请日：2007-12-12
Applicant: 한국전자통신연구원
Abstract: An apparatus and a method thereof for dynamically assigning a heap memory in order to reduce cache and efficiently use the cache are provided to allocate the heap memory in an area which the cache miss occurs by using the cache miss prediction information. A cache miss prediction unit(310) calculates the cache miss probability of occurrence about each cache line within a cache(330) based on one of past cache access information an past cache miss information. A heap allocating unit(320) assigns the reserved cache line block in response to the heap memory assignment request of an application program(340) based on the cache miss probability of occurrence information calculated by the cache miss estimator of each cache line.
Abstract translation: 提供了一种用于动态分配堆存储器以减少高速缓存并有效地使用高速缓存的装置及其方法，以通过使用高速缓存未命中预测信息在高速缓存未命中的区域中分配堆存储器。 高速缓存未命中预测单元（310）基于过去的高速缓存未命中信息中的过去高速缓存访问信息中的一个计算高速缓存（330）内关于每个高速缓存行的高速缓存未命中概率。 基于由每个高速缓存行的高速缓存未命中估计器计算的出现信息的高速缓存未命中概率，堆分配单元（320）响应于应用程序（340）的堆存储器分配请求而分配保留的高速缓存行块。
-
公开(公告)号：KR101365940B1
公开(公告)日：2014-02-24
申请号：KR1020090102241
申请日：2009-10-27
Applicant: 한국전자통신연구원
CPC classification number: G06F1/3237 , G06F1/3225 , G06F1/3275 , G06F1/3287 , G06F12/0875 , Y02D10/128 , Y02D10/13 , Y02D10/14 , Y02D10/171
Abstract: 본 발명은 광대한 응용영역의 요구사항에 따라서 컴퓨팅 용량 및 에너지 소모량의 유동적 조절이 가능한 병렬코어 프로세서 구조를 가지는 코어 클러스터, 및 코어 클러스터를 포함하는 에너지 스케일러블 벡터 프로세싱 장치 및 방법에 관한 것으로, 그 장치는 인접 위치된 코어 클러스터끼리 클러스터링하여, 클러스터링된 코어 클러스터끼리는 하나의 캐시 메모리를 공유하도록 하는 다수개의 코어 클러스터를 포함하고, 상기 다수개의 코어 클러스터 각각은 자신에 구비된 캐시 메모리를 사용하여 연산을 수행하되, 인접 코어 클러스터에 클러스터링을 요청하는 경우에는 상기 인접 코어 클러스터에 구비된 캐시 메모리에 액세스하여 연산을 수행하고, 상기 인접 위치된 코어 클러스터로부터 클러스터링을 요청받은 경우에는 상기 인접 코어 클러스 터에 구비된 코어를 상기 캐시 메모리에 액세스시킬 수 있다.
벡터 프로세싱 장치, 클러스터링, 메모리 공유-
公开(公告)号：KR101292668B1
公开(公告)日：2013-08-02
申请号：KR1020090095604
申请日：2009-10-08
Applicant: 한국전자통신연구원
CPC classification number: H04N19/436 , H04N19/44
Abstract: 본 발명은 멀티프로세서기반의 영상 복호화 장치 및 방법에 관한 것으로, 그 방법은 멀티프로세서기반의 영상 복호화 장치는, 입력 스트림을 열 단위로 분할하며, 상기 입력 스트림의 스킵 카운터 및 양자화 파라미터를 파싱하는 스트림 파서; 및 상기 스트림 파서를 통해 생성된 다수의 분할 스트림과 상기 스킵 카운터 및 양자화 파라미터를 획득하고, 인접 프로세서들 중 상위 프로세서의 복호화 정보를 열단위로 획득하여, 상기 다수의 분할 스트림의 복호화를 열 단위로 병렬처리하는 다수의 프로세서를 포함하여, 데이터 의존성에 상관없이 입력 스트림의 복호화를 열 단위로 병렬 처리할 수 있도록 해준다.
멀티코어, 멀티프로세서, 영상 복호화, 병렬 처리, 데이터 의존성-
公开(公告)号：KR1020110066526A
公开(公告)日：2011-06-17
申请号：KR1020090123214
申请日：2009-12-11
Applicant: 한국전자통신연구원
Abstract: PURPOSE: A multi port memory controller and a multi port cache are provided to realize minimum circuit configuration and fast processing speed by grouping and processing transactions inputted through a plurality of ports. CONSTITUTION: A transaction grouping unit(111) groups transactions inputted through ports to a line unit of a single port memory. A transaction sorter(112) decides a process sequence of the transaction group and successively stores the transaction group. A transaction executor(114) reads the transaction group according to the stored sequence and generates location information, a control signal, and offset for processing the transaction group. The transaction executor offers the location information and the control signal to the single port memory, and also offers the offset to the data input/output controller(120).
Abstract translation: 目的：通过分组和处理通过多个端口输入的事务，提供多端口存储器控制器和多端口高速缓存，以实现最小电路配置和快速处理速度。 构成：事务分组单元（111）将通过端口输入的事务分组到单个端口存储器的行单元。 交易分类器（112）决定交易组的处理顺序，并连续地存储交易组。 事务执行器（114）根据所存储的序列读取事务组，生成用于处理事务组的位置信息，控制信号和偏移量。 交易执行者将位置信息和控制信号提供给单端口存储器，并且还向数据输入/输出控制器（120）提供偏移。
-
-
-
-
-
-
-
-
-
Search Results
28
records
(took 0.02 seconds)
