公开(公告)号：KR100668364B1

公开(公告)日：2007-01-16

申请号：KR1020050038735

申请日：2005-05-10

Applicant: 한국전자통신연구원

Inventor： 권종기 ,  김종대 ,  정희범

IPC: H03F3/45 ,  H03G3/10

Abstract: 본 발명은 가변 이득 증폭기(Variable Gain Amplifier, 이하, 'VGA'라 함)에 관한 것으로, 제1 및 제2 입력전압을 차동 입력하기 위한 제1 수단과, 외부의 조절전압에 따라 트랜스컨덕턴스의 크기를 조절하여 다양한 출력전류를 발생하기 위한 제2 수단과, 상기 제2 수단에 의해 발생된 출력전류에 따라 가변 이득을 갖는 출력전압을 발생하기 위한 제3 수단과, 상기 제2 수단 및 상기 제3 수단 사이에 접속되어 외부의 공통전압에 따라 출력단에 안정된 전압을 공급하기 위한 제4 수단을 포함함으로써, 저왜곡 및 고대역의 특성을 가지고 고속으로 동작하는 VGA 회로를 집적회로(IC) 내에 내장할 수 있으며, 간단히 구현할 뿐만 아니라 그 면적을 최소화할 수 있는 효과가 있다.
가변 이득 증폭기, CMOS, 차동 형태, 공통전압, 조절전압

公开(公告)号：KR100656318B1

公开(公告)日：2006-12-11

申请号：KR1020040061673

申请日：2004-08-05

Applicant: 한국전자통신연구원

Inventor： 임인기 ,  박형일 ,  김경수 ,  어익수 ,  정희범

IPC: H03B28/00

Abstract: 본 발명은 디지털 사인 파형을 생성하는 수치 제어 발진 장치에 관한 것으로, 위상 증가분을 입력받아 사인값에 해당되는 신호와 동일하게 선형적으로 증가하는 위상값을 출력하는 위상 누산부; 위상값에 해당하는 사인값이 기 저장되어 있어 상기 입력되는 위상값에 해당하는 사인 파형 출력 주파수를 출력하는 사인 룩업 테이블; 및 상기 위상 누산부로부터 입력받은 상기 위상값에 대하여 상기 위상 누산부의 출력비트와 상기 사인 룩업 테이블의 입력비트를 맞추기 위한 잘라버림에 의하여 발생하는 위상 오차를 사전에 보상하는 라운딩 처리를 수행하여 상기 사인 룩업 테이블로 출력하는 라운딩 처리부로 구성된다. 따라서, 주파수 해상도를 개선하고 출력 스펙트럼상에서 위상 잘라버림의 효과를 감소시킬 수 있다.

公开(公告)号：KR100653233B1

公开(公告)日：2006-12-05

申请号：KR1020050120959

申请日：2005-12-09

Applicant: 한국전자통신연구원

Inventor： 박기혁 ,  엄낙웅 ,  정희범

IPC: H03M13/41

Abstract: A viterbi decoder is provided to achieve low power consumption by reducing internal switching of a path metric calculation module. A branch metric calculation part(204) generates a branch metric. A reference path metric calculation part(206) determines a reference path metric by calculating statistical size of a path metric. A path metric memory(202) stores a path metric of the present time. A path metric calculation part(201) calculates a path metric of a next time by using the path metric of the present time and the branch metric. A path metric selection part(205) outputs path a maximum path metric and path metric output of the path metric calculation part selectively to the path metric memory. A comparison control part(207) generates the maximum path metric by receiving the reference path metric and the path metric of the present time, and controls the operation of the path metric memory, the path metric selection part and the path metric calculation part.

Abstract translation: 提供维特比解码器以通过减少路径度量计算模块的内部切换来实现低功耗。 分支度量计算部分（204）生成分支度量。 参考路径度量计算部分（206）通过计算路径度量的统计大小来确定参考路径度量。 路径量度存储器（202）存储当前时间的路径量度。 路径度量计算部分（201）通过使用当前时间的路径度量和分支度量来计算下一次的路径度量。 路径量度选择部分（205）选择性地将路径量度计算部分的最大路径量度和路径量度输出路径输出到路径量度存储器。 比较控制部分（207）通过接收当前时间的参考路径量度和路径量度来产生最大路径量度，并控制路径量度存储器，路径量度选择部分和路径量度计算部分的操作。

公开(公告)号：KR1020060067799A

公开(公告)日：2006-06-20

申请号：KR1020050038374

申请日：2005-05-09

Applicant: 한국전자통신연구원

Inventor： 김익균 ,  신경선 ,  조한진 ,  정희범 ,  임태영

IPC: G06F3/00 ,  G06T1/00

CPC classification number: G06F1/10 ,  G06T9/008

Abstract: 비디오 데이터의 부호화를 위한 동작 벡터 검출 프로세서 및 방법이 개시된다. 상기 동작 벡터 검출 프로세서에서는, 비디오 데이터의 부호화를 위한 동작 벡터 검출을 위하여, 지연부가 입력 클럭 신호로부터 지연된 다수의 클럭 신호들을 생성하고, 다수의 신호 선택부들 각각이 상기 다수의 클럭 신호들 중 어느 하나에 동기시켜 다수의 참조블록 데이터 및 탐색창 데이터를 순차로 선택하여 출력한다. 이에 따라, 직렬 연결된 다수의 프로세스 그룹들 각각이 클럭 신호들 중 해당 클럭 신호에 동기시켜 상기 다수의 신호 선택부들 각각에서 선택된 다수의 참조블록 데이터와 탐색창 데이터 사이의 차분 절대치들을 누적하고, 이전 그룹에서 누적된 차분 절대치를 누적하여 출력한다.

公开(公告)号：KR100540176B1

公开(公告)日：2006-01-10

申请号：KR1020000003156

申请日：2000-01-24

Applicant: 한국전자통신연구원 ,  브이케이 주식회사

Inventor： 김귀동 ,  정희범

IPC: H03L7/00

Abstract: 본 발명은 위상동기루프 장치의 고속 저전압 전하펌프에 관한 것으로 드레인 스위치 전하 펌프 또는 전류원 스위치 전하 펌프 보다 고속 저전압에서 동작할 수 있고 입력 신호 옵셋이 없으며 극히 높은 일정한 출력 부하를 갖는 전하 펌프 회로를 제공하는 것이다. 이를 위하여 본 발명은 출력노드가 루프필터에 접속된 전하펌프를 구비하는 위상고정루프의 상기 전하펌프에 있어서, 소스단이 전원전압에 연결된 충전 트랜지스터; 소스단이 전원전압에 연결되어 있고 게이트단과 드레인단이 상기 충전 트랜지스터의 게이트단에 연결되어 있는 충전 바이어스 트랜지스터; 충전 입력신호를 게이트단으로 입력받고 드레인단이 상기 충전 바이어스 트랜지스터의 드레인에 연결되고 소스단이 제1노드에 연결된 충전 스위칭 트랜지스터; 게이트단과 드레인단이 전하펌프의 출력노드에 연결되어 있고 소스단이 상기 충전 트랜지스터의 드레인단에 연결되어 있는 피 채널 모스트랜지스터 다이오드; 게이트단과 드레인단이 전하펌프의 출력노드에 연결되어 있는 엔 채널 모스트랜지스터 다이오드; 게이트단이 방전 입력신호에 연결되어 있고 드레인단이 상기 엔모스 트랜지스터 다이오드의 소스단에 연결되어 있고 소스단이 상기 제1노드에 연결되어 있는 방전 스위칭 트랜지스터; 및 게이트단으로 바이어스전압를 입력받고 드레인단이 상기 제1노드에 연결되어 있고 소스단이 접지단에 연결된 방전 바이어스 트랜지스터를 포함하여 이루어진다.
충전 트랜지스터, 충전 바이어스 트랜지스터, 충전 스위칭 트랜지스터, 피모스 트랜지스터 다이오드,

公开(公告)号：KR100431082B1

公开(公告)日：2004-05-12

申请号：KR1020010086828

申请日：2001-12-28

Applicant: 한국전자통신연구원

Inventor： 이석호 ,  임인기 ,  정희범 ,  김경수

IPC: H03M13/27 ,  H04J13/00

Abstract: PURPOSE: A method for operating an interleaver memory is provided to divide a memory area of one interleaver memory into several banks, and to store channel data in blank banks, so as to improve memory use efficiency when a plurality of subscribers access a base station. CONSTITUTION: If a writing operation is requested(1), a micro controller(10) decides a sub modulator and a modulator unit(140)(2), and reads a bank state register of a bank controller(120) to recognize locations and sizes of blank banks(3). The micro controller(10) calculates the number of consecutive blank banks and a bank of a minimum start address(4), and writes data in a bank allocation register(5). The bank state register of the bank controller is set(51). The micro controller(10) respectively stores calculated values in a frame offset register, an address offset register and a spreading factor value register of the modulator unit(140)(6). The micro controller(10) receives channel data for interleaving and sequentially writes the channel data in the blank banks of an interleaver memory(7). A frame controller of the modulator unit(140) generates a frame synchronous signal(61). If the frame synchronous signal is 1(one)(62), a memory read address and control signal generator of the modulator unit(140) generates a read address, a memory selection signal and a read signal(63), and produces a signal for reading the channel data stored in the interleaver memory by referring to the values stored in the registers(64). The channel data are read and provided to each modulator unit(140), then modulated(65). If the channel data stored in the interleaver memory are completely read, the memory read address and control signal generator generates a flag signal to notify the completion of interleaving(66).

Abstract translation: 目的：提供一种用于操作交织器存储器的方法，以将一个交织器存储器的存储区域分成若干组，并且将信道数据存储在空白组中，以便当多个用户接入基站时提高存储器使用效率。 （1），微控制器（10）决定子调制器和调制器单元（140）（2），并且读取银行控制器（120）的银行状态寄存器以识别位置和 大小的空白银行（3）。 微控制器（10）计算连续空白组的数量和最小起始地址（4）的组，并将数据写入组分配寄存器（5）中。 银行控制器的银行状态登记册被设置（51）。 微控制器（10）分别将计算值存储在调制器单元（140）（6）的帧偏移寄存器，地址偏移寄存器和扩展因子值寄存器中。 微控制器（10）接收用于交织的信道数据并将信道数据顺序地写入交织器存储器（7）的空白组中。 调制器单元（140）的帧控制器产生帧同步信号（61）。 如果帧同步信号是1（1）（62），则调制器单元（140）的存储器读取地址和控制信号发生器产生读取地址，存储器选择信号和读取信号（63），并产生信号 用于通过参考存储在寄存器（64）中的值来读取存储在交织存储器中的信道数据。 信道数据被读取并提供给每个调制器单元（140），然后被调制（65）。 如果存储在交织器存储器中的信道数据被完全读取，则存储器读地址和控制信号发生器产生标志信号以通知交织完成（66）。

公开(公告)号：KR1020030064029A

公开(公告)日：2003-07-31

申请号：KR1020020004435

申请日：2002-01-25

Applicant: 한국전자통신연구원

Inventor： 어익수 ,  김영훈 ,  정희범 ,  김경수

IPC: H04B1/7093

CPC classification number: H04B1/7077 ,  H04B1/70755

Abstract: PURPOSE: A region scanning is provided to use a searcher separated in two buffers for an energy value corresponding to the same region value that is repeatedly generated, without using a simple memory, thereby remarkably reducing implementation complexity. CONSTITUTION: An input signal converter(20) inputs an energy value, and converts size of the energy value. The first stage buffer(21) and the second stage buffer(22) store the converted energy value. An index comparator(23) compares an inputted region value with a region value stored in the second stage buffer(22). An output signal converter(25) converts size of the energy value stored in the second stage buffer(22). An adder(24) adds the energy value of the input signal converter(20) to the energy value of the output signal converter(25), and stores the added energy values in the second stage buffer(22). The first stage buffer(21) stores big storable energy values among energy values searched in the first searching region, and stores storable big values of region values inputted except the region value stored in the second stage buffer(22) in a repeated searching region.

Abstract translation: 目的：提供区域扫描以使用在两个缓冲器中分离的搜索器来对应于重复产生的相同区域值的能量值，而不使用简单的存储器，从而显着降低了实现复杂度。 构成：输入信号转换器（20）输入能量值，并转换能量值的大小。 第一级缓冲器（21）和第二级缓冲器（22）存储转换的能量值。 索引比较器（23）将输入的区域值与存储在第二级缓冲器（22）中的区域值进行比较。 输出信号转换器（25）转换存储在第二级缓冲器（22）中的能量值的大小。 加法器（24）将输入信号转换器（20）的能量值与输出信号转换器（25）的能量值相加，并将附加的能量值存储在第二级缓冲器（22）中。 第一级缓冲器（21）在第一搜索区域中搜索的能量值之间存储大的可存储能量值，并且将存储在第二级缓冲器（22）中的除了区域值之外的区域值的可存储的大值存储在重复搜索区域中。

公开(公告)号：KR1020030044505A

公开(公告)日：2003-06-09

申请号：KR1020010075274

申请日：2001-11-30

Applicant: 한국전자통신연구원

Inventor： 한경태 ,  어익수 ,  정희범 ,  김경수

IPC: H04B1/7113

CPC classification number: H04B1/7113 ,  H04B1/7117

Abstract: PURPOSE: A device for searching a multi-path of a spread spectrum communication system and a method thereof are provided to search each time delay information for signals having a short delay time about 1 chip, and to assign the information to a rake receiver, thereby improving efficiency of a receiver. CONSTITUTION: A radio receiver(300) converts received radio signals into baseband signals, and outputs the converted signals. A profile calculator(311) calculates a multi-path profile of the baseband signals, and outputs a calculated result. The first detector(315) compares a peak value of the multi-path profile with a value of a profile distant from the peak by a predetermined time, to decide whether the radio signals pass a short delay multi-path. A path selector(313) receives the multi-path profile and a detection result of the first detector(315), to generate time delay information by paths and separate plural paths where the radio signals passes. And a receiving unit(330) receives the time delay information of the paths and despreads the baseband signals to sum the despreaded signals.

Abstract translation: 目的：提供一种用于搜索扩频通信系统的多路径的装置及其方法，用于搜索具有约1个码片的短延迟时间的信号的每个时间延迟信息，并将该信息分配给瑞克接收机，从而 提高接收机的效率。 构成：无线电接收机（300）将接收到的无线电信号转换为基带信号，并输出转换后的信号。 轮廓计算器（311）计算基带信号的多径分布，并输出计算结果。 第一检测器（315）将多径分布图的峰值与远离峰值的分布的值比较预定时间，以确定无线电信号是否通过短延迟多径。 路径选择器（313）接收多径分布和第一检测器（315）的检测结果，以通过路径产生时间延迟信息，并且分离出无线电信号通过的多个路径。 并且接收单元（330）接收路径的时间延迟信息，并且对基带信号进行解扩以对所解扩的信号进行求和。

公开(公告)号：KR1020030033400A

公开(公告)日：2003-05-01

申请号：KR1020010065158

申请日：2001-10-22

Applicant: 한국전자통신연구원

Inventor： 김귀동 ,  정희범

IPC: H03K19/00

CPC classification number: H03K3/0322 ,  H03F3/45183 ,  H03K5/133

Abstract: PURPOSE: A current controlled variable delay circuit is provided to have low phase noise and a high speed switching. CONSTITUTION: The current controlled variable delay circuit comprises a variable current source(500), and a switching transistor part(100) forming a current path between the variable current source and one of the first and the second differential output signal(+Vout,-Vout) of the first or the second potential level in response to the first and the second differential input signal(V+,V-). A differential signal sensing part(200) generates the first and the second differential output signal by amplifying a different between the first and the second differential input signal in response to an output of the switching transistor part and operates in a saturated region. A positive feedback amplification part(300) increases a sensing speed of the differential signal sensing part by receiving an output of the differential signal sensing part as an input. And a potential level decreasing part(400) reduces noise of the first and the second differential output signal by reducing a potential difference between the first and the second differential output signal, and increases a response speed of the first or the second differential output signal responding to the first and the second differential input signal.

Abstract translation: 目的：提供电流控制可变延迟电路以具有低相位噪声和高速切换。 构成：电流控制可变延迟电路包括可变电流源（500）和形成可变电流源与第一和第二差分输出信号（+ Vout，...之一）之间的电流路径的开关晶体管部分（100） Vout）响应于第一和第二差分输入信号（V +，V-）的第一或第二电位电平。 差分信号感测部分（200）通过响应于开关晶体管部分的输出放大第一和第二差分输入信号之间的不同而产生第一和第二差分输出信号，并在饱和区域中工作。 正反馈放大部分（300）通过接收差分信号感测部分的输出作为输入来增加差分信号感测部分的感测速度。 并且电位降低部分（400）通过减小第一和第二差分输出信号之间的电位差来降低第一和第二差分输出信号的噪声，并增加第一或第二差分输出信号响应的响应速度 到第一和第二差分输入信号。

公开(公告)号：KR100363888B1

公开(公告)日：2002-12-11

申请号：KR1020000003867

申请日：2000-01-27

Applicant: 한국전자통신연구원

Inventor： 이종렬 ,  오창준 ,  권종기 ,  송원철 ,  정희범 ,  조한진

IPC: H03K5/06

Abstract: 본 발명은 통신용 아날로그 집적회로(analog IC)에 사용되는 직류 오프셋(DC offset) 보정을 위한 트리밍회로 및 상기 트리밍회로에 사용되는 트리밍용 퓨징셀에 관한 것이다.
본 발명에 따른 오프셋 트리밍회로는, 정보를 저장하고 있는 퓨징셀이 배열된 퓨징셀 어레이와, 상기 퓨징셀 어레이에 저장된 정보를 읽어와서 판별하여 출력하는 비교기를 포함하고, 상기 퓨징셀은, 퓨징되지 않은 상태에서는 저항값이 매우 작고, 과전류가 흐르면 퓨징되어 저항값이 매우 커지는 퓨징대상저항과; 일단이 상기 퓨징대상저항의 일단과 접속되고, 저항값이 퓨징되지 않은 상태에서의 퓨징대상저항의 저항값보다는 매우 크고 퓨징된 퓨징대상저항의 저항값보다는 매우 작은 기준저항; 상기 퓨징대상저항의 타단과 접속되고, 상기 퓨징대상저항을 퓨징하기 위한 퓨징신호가 액티브되면 스위치 온되어 상기 퓨징대상저항에 과전류가 흐르도록 하는 퓨징선택수단; 및 상기 퓨징대상저항의 퓨징상태를 읽기 위해 셀 선택신호가 액티브되면 상기 퓨징대상저항과 기준저항에 전류가 흐르도록 스위치 온되어 상기 퓨징대상저항과 기준저항의 저항치를 상기 비교기에게 출력하는 셀 선택수단을 포함한다.