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公开(公告)号：KR1020070059859A
公开(公告)日：2007-06-12
申请号：KR1020060050732
申请日：2006-06-07
Applicant: 한국전자통신연구원
IPC: G06F13/28
CPC classification number: G06F13/28
Abstract: A communication system for transferring data between circuits in a chip is provided to improve communication speed of large data between the circuits in the chip, remove the number of active circuits to be concurrently operated, and transfer large data between passive circuits at high speed. A communication switch(20) is connected to a DMAC(Direct Memory Access Controller)(30), transfers a header containing the position information of the passive circuit and a continued transfer length, and a start address to the passive circuit, and exchanges the data with the DMAC. A memory controller(40) is connected to the DMAC, and exchanges the data and the address with the DMAC. The communication switch includes an input port, an input buffer, an arbiter, and an output part. The arbiter transfers the data inputted to the input port and stored in the input buffer, and a grant signal for granting the address to be transferred to the output port.
Abstract translation: 提供了一种用于在芯片中的电路之间传送数据的通信系统，以提高芯片中的电路之间的大数据的通信速度，去除要同时工作的有源电路的数量，并在高速无源电路之间传送大数据。 通信开关（20）连接到DMAC（直接存储器访问控制器）（30），将包含无源电路的位置信息和继续传送长度的头部和起始地址传送到无源电路，并且将 数据与DMAC。 存储器控制器（40）连接到DMAC，并与DMAC交换数据和地址。 通信开关包括输入端口，输入缓冲器，仲裁器和输出部件。 仲裁器传送输入到输入端口并存储在输入缓冲器中的数据，以及授权信号，用于授权要传送到输出端口的地址。
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公开(公告)号：KR100714096B1
公开(公告)日：2007-05-02
申请号：KR1020050029718
申请日：2005-04-09
Applicant: 한국전자통신연구원
IPC: G06F13/14 , H04N21/234
Abstract: 온-칩 네트워크를 구비한 동영상 인코딩 장치 및 그 설계 방법이 개시된다. 본 발명에 따른 동영상 인코딩 장치는 마스터 모듈과 슬레이브 모듈 사이의 복수 채널을 제공하는 크로스바 스위치, 마스터 모듈과 크로스바 스위치를 연결하는 마스터 네트워크 인터페이스 및 슬레이브 모듈과 크로스바 스위치를 연결하는 슬레이브 네트워크 인터페이스를 포함한다. 본 발명에 의하면, 클러스터 분리에 의해 병렬 처리의 수를 증가시켜 데이터 대역폭을 향상시키고 시스템 전체의 성능을 향상시킬 수 있다.
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公开(公告)号：KR100639916B1
公开(公告)日：2006-11-01
申请号：KR1020040101648
申请日：2004-12-06
Applicant: 한국전자통신연구원
CPC classification number: G06F1/26
Abstract: 본 발명은 다중 전원의 순차 공급 및 역순 차단에 관한 것으로서, 더욱 상세하게는 LCD 모듈 등과 같이 다중 전원을 공급해야하는 부품 또는 시스템에 대하여 우선순위에 따라서 복수의 전원을 순차적으로 온 시키거나 역순으로 오프 시키도록 할 수 있는 다중 전원 제어 장치에 관한 것이다. 본 발명에 따른 다중 전원 제어 장치는 하이 레벨의 온 신호를 입력단자로 인가하고, 클럭신호 입력단자로 클럭이 한 주기씩 인가될 때마다, 제어신호 발생부의 출력이 차례차례 하이 레벨로 변하면서, 다중전원의 출력들이 순차적으로 출력된다. 또한, 로우 레벨의 오프 신호를 입력단자로 인가하고, 클럭신호 입력단자로 클럭이 한 주기씩 인가될 때마다, 제어신호 발생부 출력이 역순으로 로우 레벨로 변하면서, 다중전원의 출력들이 역순으로 차단된다.
다중 전원, 제어, 순차 공급, 역순 차단, Sequential supply for mulitple powers, Reversial supply for mulitple powers, Control for mulitple power supply-
公开(公告)号：KR100639989B1
公开(公告)日：2006-10-31
申请号：KR1020050038374
申请日：2005-05-09
Applicant: 한국전자통신연구원
Abstract: 비디오 데이터의 부호화를 위한 동작 벡터 검출 장치 및 방법이 개시된다. 상기 동작 벡터 검출 장치에서는, 비디오 데이터의 부호화를 위한 동작 벡터 검출을 위하여, 지연부가 입력 클럭 신호로부터 지연된 다수의 클럭 신호들을 생성하고, 다수의 신호 선택부들 각각이 상기 다수의 클럭 신호들 중 어느 하나에 동기시켜 다수의 참조블록 데이터 및 탐색창 데이터를 순차로 선택하여 출력한다. 이에 따라, 직렬 연결된 다수의 장치 그룹들 각각이 클럭 신호들 중 해당 클럭 신호에 동기시켜 상기 다수의 신호 선택부들 각각에서 선택된 다수의 참조블록 데이터와 탐색창 데이터 사이의 차분 절대치들을 누적하고, 이전 그룹에서 누적된 차분 절대치를 누적하여 출력한다.
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公开(公告)号：KR100586742B1
公开(公告)日：2006-06-08
申请号：KR1020040055362
申请日：2004-07-16
Applicant: 한국전자통신연구원
IPC: G05F3/02
Abstract: 본 발명은 교류 또는 직류 팬, 전등, 모터 등과 같은 부하(Load)의 회전수, 밝기, 점멸시간 등을 제어하는 장치에 관한 것으로, 사용자가 가변저항값을 변경하여 교류 전압과 직류 전압을 원하는 대역으로 조절하므로써 교류 및 직류 부하의 회전수 또는 밝기를 용이하게 조절할 수 있다. 또한, 서로 다른 주기로 동작되는 주 온 오프 조절부 및 부 온 오프 조절기에 의해 다수의 교류 및 직류 부하들이 개별적으로 구동될 수 있으며, 부하의 초기 기동시에 임의의 시간동안 높은 전압이 인가되도록 하므로써 기동 정지 현상이 없이 부하들이 안정적으로 동작될 수 있다.
부하, 부하 강압기, 온 오프 조절기, 기동부, 릴레이, 점멸기-
Patent Agency Ranking
公开(公告)号：KR100576548B1
公开(公告)日：2006-05-03
申请号：KR1020030097388
申请日：2003-12-26
Applicant: 한국전자통신연구원
IPC: H03M7/42
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은, 문맥기반 적응 가변길이 복호화 장치 및 그 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 문맥기반 적응 가변길이 복호를 위해 특정 압축규격에 정의된 테이블을 일치할 확률이 높도록 지그-재그 순서로 읽어 부호 길이 테이블, 부호 코드 테이블 및 인덱스 테이블을 새로 구성하고, 이를 이용하여 하나의 블록에 대해서 특정 계수의 개수와 연속된 특정 비트의 개수를 디코딩하는, 문맥기반 적응 가변길이 복호화 장치 및 그 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 문맥기반 적응 가변길이 복호화 장치에 있어서, 특정 압축규격에 정의된 부호 길이 테이블을 지그-재그 순서로 읽어 다수개의 부호 길이를 하나의 메모리 주소에 저장하고 있는 부호 길이 테이블 저장수단; 상기 특정 압축규격에 정의된 부호 코드 테이블을 지그-재그 순서로 읽어 다수개의 부호 코드 데이터를 하나의 메모리 주소에 저장하고 있는 부호 코드 테이블 저장수단; 상기 문맥기반 적응 가변길이 복호를 위한 특정 계수의 개수 및 연속한 특정 비트의 개수로 구성되는 다수의 인덱스 데이터를 하나의 메모리 주소에 저장하고 있는 인덱스 테이블 저장수단; 상기 부호 길이 테이블 저장수단, 상기 부호 코드 테이블 저장수단 및 상기 인덱스 테이블 저장수단을 액세스하기 위하여 어드레스를 생성하기 위한 어드 레스 생성수단; 및 상기 어드레스 생성수단에서 생성한 어드레스를 이용하여 상기 부호 길이 테이블 저장수단으로부터 전달받은 부호 길이로 자른 입력 비트스트림 데이터를 상기 부호 코드 테이블 저장수단으로부터 전달받은 부호 코드 데이터와 비교하여 일치하는 부호 코드 데이터에 대한 특정 계수의 개수 및 연속한 특정 비트의 개수를 상기 인덱스 테이블 저장수단으로부터 출력하도록 하기 위한 비교수단을 포함함.
4. 발명의 중요한 용도
본 발명은 문맥기반 적응 가변길이 복호기 등에 이용됨.
부호 길이 테이블, 부호 코드 테이블, 인덱스 테이블, 지그-재그(Zig-Zag) 순서, 문맥기반 적응 가변길이 복호-
公开(公告)号：KR100549723B1
公开(公告)日：2006-02-08
申请号：KR1020030097326
申请日：2003-12-26
Applicant: 한국전자통신연구원
IPC: G06F9/24
Abstract: 본 발명은 메모리 및 프로세서를 포함하는 디지털 신호처리 시스템의 첫 동작인 부팅에 관한 것으로, 특히 메모리 크기를 감소시키는 부트로더를 포함한 하바드 구조의 디지털 신호 처리 시스템에 관한 것이다.
상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면은 프로그램 메모리, 데이터 메모리 및 프로세서를 포함하는 디지털 신호 처리 시스템에 있어서, 부팅시, 프로그램 데이터 및 정적 데이터를 포함하는 부트로더 입력 데이터를 입력 받아 상기 프로그램 데이터를 상기 프로그램 메모리에 저장시키고, 상기 정적 데이터를 상기 데이터 메모리에 저장시키는 부트로더를 추가적으로 포함하는 것을 특징으로 하는 디지털 신호 처리 시스템을 제공한다.
본 발명에 의한 부트로더를 포함한 디지털 신호 처리 시스템은 기존의 하버드 구조에서의 비효율적인 부팅과정을 부트로더를 이용하여 프로그램 메모리 크기를 줄이며 데이터 메모리를 효율적으로 이용하게 한다는 장점이 있다.
디지털 시그널 프로세서(digital signal processor), 부트로더(boot loader)-
公开(公告)号：KR1020050066938A
公开(公告)日：2005-06-30
申请号：KR1020040031896
申请日：2004-05-06
Applicant: 한국전자통신연구원
IPC: G06F13/40
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은, 다층 버스 제어 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 데이터의 입출력을 위한 입출력 버스와 데이터의 전달을 위한 시스템 버스 및 프로그램의 전달을 위한 프로그램 버스를 분리하고 각 버스를 연결하는 버스연결부와 각 버스의 사용을 중재하는 버스중재기 및 각 모듈들을 제어하는 제어기를 통해 각 버스들이 독립적으로 동작하도록 제어하기 위한 다층 버스 제어 장치를 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 다층 버스 제어 장치에 있어서, 데이터 전달을 위한 다수의 버스; 제어 수단의 제어에 따라 상기 다수의 버스를 상호 연결하기 위한 버스 연결 수단; 상기 각 버스의 사용권을 중재하여 각 버스들이 상호 독립적으로 동작하도록 하기 위한 버스 중재 수단; 상기 각 버스를 통해 전달되는 데이터를 처리하기 위한 데이터 처리 수단; 및 상기 버스 연결 수단이 상기 다수의 버스를 상호 연결하도록 제어하기 위한 상기 제어 수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 시스템온칩 프로세서 등에 이용됨.-
公开(公告)号：KR1020050065898A
公开(公告)日：2005-06-30
申请号：KR1020030097058
申请日：2003-12-26
Applicant: 한국전자통신연구원
IPC: G11B20/18
CPC classification number: G11B20/1833 , G11B20/10037 , G11B20/10527 , G11B27/34 , G11B2020/1843
Abstract: 본 발명은 디지털 오디오 재생기에 관한 발명이다. 특히 에러 핸들러를 포함한 디지털 오디오 복호화기 및 디지털 오디오 재생기에 관한 발명이다.
본 발명은 입력 데이터 스트림의 프레임 동기를 검색하여 동기화된 제 1 데이터 스트림을 출력하는 동기화기, 상기 제 1 데이터 스트림에서 구문 검사를 수행한 후 제 2 데이터 스트림을 출력하는 구문 확인기, 상기 제 2 데이터 스트림에서 CRC 복호화를 수행한 후 제 3 데이터 스트림을 출력하는 CRC 복호화기, 상기 제 3 데이터 스트림에서 테이블 검색을 수행한 후 출력 데이터 스트림을 출력하는 테이블 확인기, 및 상기 구문 확인기, 상기 CRC 복호화기 및 상기 테이블 확인기에서 발생하는 에러의 발생 횟수 및 종류를 출력하는 에러 핸들러를 포함하는 디지털 오디오 복호화기를 제공한다. 또한 에러 핸들러를 포함하는 디지털 오디오 재생기를 제공한다.
본 발명은 에러를 검출하면 에러의 종류를 사용자에게 알릴 수 있고, 에러의 종류에 따라서 적절하게 대응할 수 있으므로 시스템의 안정성에 기여하게 된다는 장점이 있다.-
公开(公告)号：KR1020040056553A
公开(公告)日：2004-07-01
申请号：KR1020020083054
申请日：2002-12-24
Applicant: 한국전자통신연구원
IPC: H04L12/26
Abstract: PURPOSE: An apparatus and a method for verifying the VCI(Virtual Component Interface) matching of an IP(Intellectual Property) is provided to transmit a transaction command to a VC(Virtual Component) and to compare a received signal with an expected signal through a VCI interface signal table in order to check whether the VC is matched to a VCI. CONSTITUTION: An apparatus for verifying the VCI matching of an IP comprises a signal converter(12), a master VC(10), a slave VC(11), a signal extractor(14), and a signal comparator(13). The signal converter(12) receives a transaction command and creates a request signal table and an expected VCI signal table. The master VC(10) drives the request signal table, inputted from the signal converter(12), to the slave VC(11). The slave VC(11) interfaces a signal inputted from the master VC(10) to an on chip bus or sends a reaction signal inputted from the on chip bus to the master VC(10). The signal extractor(14) extracts a signal inputted from the master VC(10) and creates a reaction signal table. The signal comparator(13) compares whether an expected VCI signal table inputted from the signal converter(12) is identical to a reaction signal table inputted from the signal extractor(14).
Abstract translation: 目的：提供用于验证IP（知识产权）的VCI（虚拟组件接口）匹配的装置和方法，以将事务命令发送到VC（虚拟组件），并通过以下方式将接收的信号与预期信号进行比较 VCI接口信号表，以检查VC是否与VCI匹配。 构成：用于验证IP的VCI匹配的装置包括信号转换器（12），主VC（10），从属VC（11），信号提取器（14）和信号比较器（13）。 信号转换器（12）接收事务命令并创建请求信号表和预期的VCI信号表。 主VC（10）将从信号转换器（12）输入的请求信号表驱动到从VC（11）。 从机VC（11）将从主VC（10）输入的信号接入片上总线，或者将从片上总线输入的反应信号发送到主VC（10）。 信号提取器（14）提取从主VC（10）输入的信号并产生一个反应信号表。 信号比较器（13）比较从信号转换器（12）输入的预期VCI信号表是否与从信号提取器（14）输入的反应信号表相同。
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