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    반도체 소자 및 그 제조 방법
    11.
    发明公开
    반도체 소자 및 그 제조 방법 有权
    半导体器件及其制造方法

    公开(公告)号：KR1020140062868A

    公开(公告)日：2014-05-26

    申请号：KR1020120129748

    申请日：2012-11-15

    Applicant: 현대자동차주식회사

    Inventor： 이종석 ,  홍경국 ,  천대환 ,  정영균

    IPC: H01L29/78 ,  H01L21/336 ,  H01L21/265

    CPC classification number: H01L29/66068 ,  H01L29/086 ,  H01L29/4236

    Abstract: A semiconductor device according to an embodiment of the present invention comprises: an n-type buffer layer located on a first surface of an n+ type silicon carbide substrate; a first n-type epitaxial layer located on the n-type buffer layer; a second n-type epitaxial layer located on the first n-type epitaxial layer; a first trench and a second trench which are located on the first n-type epitaxial layer and the second n-type epitaxial layer; a p+ region which is extended from the lower part of the first trench to the inside of the sidewall of the first trench; an n+ region located on the second n-type epitaxial layer; a gate insulation film located in the second trench; a gate electrode located on the gate insulation film; an oxide film located on the gate electrode; a source electrode located on the n+ region, the oxide film and the p+ region; and a drain electrode located on a second surface of the n+ type silicon carbide substrate, wherein a doping concentration of the first n-type epitaxial layer is greater than a doping concentration of the second n-type epitaxial layer, the second n-type epitaxial layer is located on each of both sides of the second trench, and a channel is arranged on the second n-type epitaxial layer.

    Abstract translation: 根据本发明实施例的半导体器件包括：位于n +型碳化硅衬底的第一表面上的n型缓冲层; 位于n型缓冲层上的第一n型外延层; 位于第一n型外延层上的第二n型外延层; 位于第一n型外延层和第二n型外延层上的第一沟槽和第二沟槽; p +区，其从第一沟槽的下部延伸到第一沟槽的侧壁的内部; 位于第二n型外延层上的n +区; 位于所述第二沟槽中的栅极绝缘膜; 位于栅极绝缘膜上的栅电极; 位于栅电极上的氧化膜; 位于n +区上的源极，氧化膜和p +区; 以及位于所述n +型碳化硅衬底的第二表面上的漏电极，其中所述第一n型外延层的掺杂浓度大于所述第二n型外延层的掺杂浓度，所述第二n型外延层 层位于第二沟槽的两侧中的每一侧上，并且沟道布置在第二n型外延层上。

    쇼트키 배리어 다이오드 및 그 제조 방법
    12.
    发明公开
    쇼트키 배리어 다이오드 및 그 제조 방법 有权
    SHOTTKY BARRIER二极管及其制造方法

    公开(公告)号：KR1020140035594A

    公开(公告)日：2014-03-24

    申请号：KR1020120101967

    申请日：2012-09-14

    Applicant: 현대자동차주식회사

    Inventor： 이종석 ,  홍경국

    IPC: H01L29/872 ,  H01L21/329

    CPC classification number: H01L29/1608 ,  H01L29/0623 ,  H01L29/6606 ,  H01L29/66068 ,  H01L29/872

    Abstract: According to one embodiment of the present invention, a schottky barrier diode includes a n- type epilayer located in a first surface of a n+ type carbon silicon substrate, a first p+ region located in the n- type epilayer, a n type epilayer located on the n- type epilayer and the first p+ region, a second p+ region located in the n type epilayer, a schottky metal located on the n type epilayer and the second p+ region, and an ohmic metal located in a second surface of the n+ type carbon silicon substrate. The first p+ region is in contact with the second p+ region.

    Abstract translation: 根据本发明的一个实施例，肖特基势垒二极管包括位于n +型碳硅衬底的第一表面中的n型外延层，位于n-型外延层中的第一p +区，位于 n型外延层和第一p +区，位于n型外延层中的第二p +区，位于n型外延层和第二p +区上的肖特基金属，以及位于n +型外延层的第二表面的欧姆金属 硅衬底。 第一p +区域与第二p +区域接触。

    평면형 실리콘 카바이드 모스펫
    13.
    发明公开
    평면형 실리콘 카바이드 모스펫 无效
    平面型SIC MOSFET

    公开(公告)号：KR1020130020120A

    公开(公告)日：2013-02-27

    申请号：KR1020110082534

    申请日：2011-08-19

    Applicant: 현대자동차주식회사

    Inventor： 홍경국 ,  이종석

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L29/4966 ,  H01L29/435 ,  H01L29/772 ,  H01L29/7802

    Abstract: PURPOSE: A planar silicon carbide MOSFET is provided to reduce manufacturing costs by improving current density. CONSTITUTION: A planar silicon carbide MOSFET includes a planar gate. An n+ source(11) and a p-base layer(12) form a pn junction under source metal. A trough type receiving groove(13) is concavely formed on the surface of the p-base layer and increases the width of a channel(14). A channel, a gate oxide layer, and a gate electrode(16) are successively laminated on the receiving groove and the surface of the p-base layer. The trough type receiving groove is formed with a dry etching process. [Reference numerals] (10,CC) Source metal; (11,BB) N+ source; (12) P-base layer; (14,AA) Channel; (16) Gate; (3) N-epi layer

    Abstract translation: 目的：提供平面碳化硅MOSFET，以通过改善电流密度来降低制造成本。 构成：平面碳化硅MOSFET包括平面栅极。 n +源（11）和p基层（12）在源极金属下形成pn结。 在p基层的表面上凹槽地形成槽型接收槽（13），并增加通道（14）的宽度。 沟道，栅氧化层和栅电极（16）依次层叠在接收槽和p基层的表面上。 槽式接收槽由干式蚀刻工艺形成。 （参考号）（10，CC）源金属; （11，BB）N +源; （12）P基层; （14，AA）频道; （16）门; （3）N-epi层

    파워모듈
    15.
    发明授权
    파워모듈 有权
    电源模块

    公开(公告)号：KR101766082B1

    公开(公告)日：2017-08-07

    申请号：KR1020150175268

    申请日：2015-12-09

    Applicant: 현대자동차주식회사

    Inventor： 강수빈 ,  김영석 ,  노현우 ,  홍경국

    IPC: H01L23/522 ,  H01L23/528 ,  H01L23/495 ,  H01L23/498 ,  H01L29/06 ,  H01L23/367

    CPC classification number: H01L2224/33 ,  H01L2224/48091 ,  H01L2224/73265 ,  H01L2924/00014

    Abstract: 본발명은제조공정을간소화할뿐만아니라전기저항의감소및 내구성의향상을도모할수 있는파워모듈에관한것이다. 본발명에의한파워모듈은, 금속층을가진상부기판과, 상기상부기판에대해이격된하부기판과, 상기상부기판과상기하부기판사이에배치된하나이상의반도체와, 상기상부기판의금속층및 상기하부기판의금속층중에서적어도어느하나의금속층에동일체로형성되는스페이서를가질수 있다.

    Abstract translation: 本发明涉及一种功率模块，其不仅简化了制造工艺，而且还可以降低电阻并提高耐用性。 根据本发明的功率模块包括：具有金属层的上基板;与上基板间隔开的下基板;设置在上基板和下基板之间的至少一个半导体; 并且可以在衬底的至少一个金属层上的相同金属层中形成间隔物。

    파워모듈 패키지용 은 페이스트 조성물
    16.
    发明公开
    파워모듈 패키지용 은 페이스트 조성물 无效
    功率模块封装用银浆组合物

    公开(公告)号：KR1020170069066A

    公开(公告)日：2017-06-20

    申请号：KR1020150176301

    申请日：2015-12-10

    Applicant: 현대자동차주식회사

    Inventor： 노현우 ,  김영석 ,  홍경국 ,  강수빈

    IPC: B23K35/02 ,  B23K35/30 ,  B23K35/36 ,  B23K1/00

    Abstract: 본발명은파워모듈패키지용은 페이스트조성물및 그제조방법에관한것으로, 보다상세하게는은(Ag) 분말및 유기바인더를포함하되은 분말입자의형상은구형및 판상형이혼합되어포함하도록하는파워모듈패키지용은 페이스트조성물및 그제조방법에관한것이다. 보다더 구체적으로본 발명은은(Ag) 분말및 유기바인더를포함하되은 분말입자의형상은구형및 판상형이혼합되어포함하도록함으로써기존조성물대비내구접합력이향상되고전기적, 열적전도성이우수하며, 고온동작하에서내구신뢰성을보장할수 있다.

    Abstract translation: 本发明是一种电源模块的该形状，更具体地，银（Ag）粉末和包含关于功率模块封装，该糊组合物和包括矩形和板状混合物封装的制造方法的有机粘合剂hadoeeun粉末 本发明涉及一种银浆组合物及其制造方法。 本发明还更具体地，银（Ag），粉末和hadoeeun粉末的形状包括有机粘合剂，和粘合强度是通过改进的耐久性相比于常规组合物中包含的矩形和板状混合并yiwoosu导电和导热性，高的温度操作 耐力可靠性可以得到保证。

    반도체 소자 및 그 제조 방법
    18.
    发明公开
    반도체 소자 및 그 제조 방법 有权
    半导体器件及其制造方法

    公开(公告)号：KR1020160071901A

    公开(公告)日：2016-06-22

    申请号：KR1020140179659

    申请日：2014-12-12

    Applicant: 현대자동차주식회사

    Inventor： 천대환 ,  이종석 ,  박정희 ,  홍경국 ,  정영균

    IPC: H01L29/72

    CPC classification number: H01L29/7813 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/66719 ,  H01L29/7869 ,  H01L29/78606 ,  H01L29/78696

    Abstract: 본발명은반도체소자에관한것으로, 구체적으로온 저항을줄여전류의양을증가시킬수 있는반도체소자및 그제조방법에관한것이다. 이를위해, 본발명의일 실시예에따른반도체소자는 n+형탄화규소기판의일면에형성되는 n-형에피층; 상기 n-형에피층상에형성되는 n+ 영역; 상기 n-형에피층및 상기 n+ 영역을관통하는제1 및제2 트렌치; 상기제1 및제2 트렌치각각의내측에형성되는제1 및제2 게이트절연막; 상기제1 및제2 게이트절연막상에형성되는제1 및제2 게이트전극; 상기제1 및제2 트렌치중 하나의트렌치양측에형성되는 p형영역; 상기제1 및제2 게이트전극상에형성되는산화막; 상기 n+ 영역및 상기산화막상에형성되는소스전극; 및상기 n+형탄화규소기판의타면에형성되는드레인전극을포함하고, 상기제1 및제2 트렌치각각의양측에제1 및제2 채널이형성될수 있다.

    Abstract translation: 本发明涉及一种半导体器件，特别涉及能够通过降低导通电流而增加电流量的半导体器件及其制造方法。 为此，根据本发明实施例的半导体器件包括：形成在n +型碳化硅衬底的一侧上的n型外延层; 形成在n型外延层上的n +区; 穿过n型外延层和n +区的第一和第二沟槽; 分别形成在第一和第二沟槽内的第一和第二绝缘膜; 形成在第一和第二栅极绝缘膜上的第一和第二栅电极; 形成在所述第一绝缘膜和所述第二绝缘膜之一的两侧的p型区域; 形成在第一和第二栅电极上的氧化膜; 在n +区域上形成的源电极和氧化物膜; 以及形成在n +型碳化硅衬底的另一侧上的漏电极。 可以在第一和第二沟槽中的每一个的两侧上形成第一和第二通道。

    쇼트키 배리어 다이오드 및 그 제조 방법
    19.
    发明授权
    쇼트키 배리어 다이오드 및 그 제조 방법 有权
    SHOTTKY BARRIER二极管及其制造方法

    公开(公告)号：KR101416361B1

    公开(公告)日：2014-08-06

    申请号：KR1020120101967

    申请日：2012-09-14

    Applicant: 현대자동차주식회사

    Inventor： 이종석 ,  홍경국

    IPC: H01L29/872 ,  H01L21/329

    CPC classification number: H01L29/1608 ,  H01L29/0623 ,  H01L29/6606 ,  H01L29/66068 ,  H01L29/872

    Abstract: 본 발명의 한 실시예에 따른 쇼트키 배리어 다이오드는 n+형 탄화 규소 기판의 제1면에 위치하는 n-형 에피층, n-형 에피층 내에 위치하는 제1 p+ 영역, n-형 에피층 및 제1 p+ 영역 위에 위치하는 n형 에피층, n형 에피층 내에 위치하는 제2 p+ 영역, n형 에피층 및 제2 p+ 영역 위에 위치하는 쇼트키 금속, 그리고 n+형 탄화 규소 기판의 제2면에 위치하는 오믹 금속을 포함하고, 제1 p+ 영역과 제2 p+ 영역은 서로 접촉되어 있다.

    쇼트키 배리어 다이오드 및 그 제조 방법
    20.
    发明公开
    쇼트키 배리어 다이오드 및 그 제조 방법 无效
    肖特彼勒二极管及其制造方法

    公开(公告)号：KR1020140086688A

    公开(公告)日：2014-07-08

    申请号：KR1020120157484

    申请日：2012-12-28

    Applicant: 현대자동차주식회사

    Inventor： 홍경국 ,  이종석 ,  천대환 ,  정영균

    IPC: H01L29/872

    CPC classification number: H01L29/0619 ,  H01L21/0475 ,  H01L21/3081 ,  H01L21/3083 ,  H01L29/0615 ,  H01L29/1608 ,  H01L29/66143 ,  H01L29/872

    Abstract: A schottky barrier diode according to an embodiment of the present invention includes an n+ type silicon carbide substrate, an n- type epi-layer which is arranged on the first surface of an n+ type silicon carbide substrate and includes an electrode region and an end region which is located in the outer part of the electrode region, a first trench and a second trench which are arranged in the n- type epi-layer of the end region, a p region which is arranged under the first trench and the second trench, a schottky electrode which is arranged on the n-type epi-layer of the electrode region, and an ohmic electrode which is located on the second surface of the n+ type silicon carbide substrate. A step difference is formed by closely arranging the first trench and the second trench.

    Abstract translation: 根据本发明实施例的肖特基势垒二极管包括n +型碳化硅衬底，n型外延层，其布置在n +型碳化硅衬底的第一表面上，并且包括电极区域和端部区域 位于电极区域的外部的第一沟槽和第二沟槽，布置在端部区域的n型外延层中，配置在第一沟槽和第二沟槽下方的ap区域， 布置在电极区域的n型外延层上的肖特基电极和位于n +型碳化硅衬底的第二表面上的欧姆电极。 通过紧密地布置第一沟槽和第二沟槽来形成台阶差。

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