公开(公告)号：JP2007195254A

公开(公告)日：2007-08-02

申请号：JP2007105344

申请日：2007-04-12

Applicant: Altera Corp ,  アルテラ コーポレイションAltera Corporation

Inventor： AUNG EDWARD ,  LUI HENRY ,  BUTLER PAUL ,  TURNER JOHN ,  PATEL RAKESH ,  LEE CHONG

IPC: H04L7/04 ,  G11C7/22 ,  H03K19/177 ,  H03L7/07 ,  H03L7/08 ,  H03L7/081 ,  H03L7/089 ,  H03L7/099 ,  H03L7/187 ,  H03L7/199 ,  H03M9/00 ,  H04L7/02 ,  H04L7/033

CPC classification number: G11C7/22 ,  G11C7/222 ,  H03K19/17732 ,  H03K19/17744 ,  H03L7/07 ,  H03L7/0802 ,  H03L7/0814 ,  H03L7/089 ,  H03L7/0891 ,  H03L7/0995 ,  H03L7/187 ,  H03L7/199 ,  H03M9/00 ,  H04L7/0025 ,  H04L7/02 ,  H04L7/0337

Abstract: PROBLEM TO BE SOLVED: To provide a clock data recovery circuit which is provided on a programmable logic device or coupled to the programmable logic device. SOLUTION: A programmable logic device ("PLD") includes a programmable clock data recover ("CDR") circuit in order to communicate with PLD by arbitrary one of a large number of CDR signaling protocols. The CDR circuit can be built in the PLD, or it can be made entirely or partially independent integrated circuit. The circuit can perform CDR input, CDR output, or those both. The CDR function can be provided, in combination with other non-CDR signaling function, such as non-CDR low voltage driving signaling ("LVDS"). The circuit can be a part of a large-scale system. COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供一种提供在可编程逻辑器件上或耦合到可编程逻辑器件的时钟数据恢复电路。 解决方案：可编程逻辑器件（“PLD”）包括可编程时钟数据恢复（“CDR”）电路，以便通过大量CDR信令协议中的任意一个与PLD进行通信。 CDR电路可以内置在PLD中，或者可以制成完全或部分独立的集成电路。 电路可以执行CDR输入，CDR输出或两者。 CDR功能可以与其他非CDR信令功能一起提供，例如非CDR低电压驱动信令（“LVDS”）。 该电路可以是大规模系统的一部分。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：JP2006262513A

公开(公告)日：2006-09-28

申请号：JP2006128713

申请日：2006-05-02

Applicant: Altera Corp ,  アルテラ コーポレイションAltera Corporation

Inventor： AUNG EDWARD ,  LUI HENRY ,  BUTLER PAUL ,  TURNER JOHN ,  PATEL RAKESH ,  LEE CHONG

IPC: H04L7/04 ,  G11C7/22 ,  H03K19/177 ,  H03L7/07 ,  H03L7/08 ,  H03L7/081 ,  H03L7/089 ,  H03L7/099 ,  H03L7/187 ,  H03L7/199 ,  H03M9/00 ,  H04L7/02 ,  H04L7/033

CPC classification number: G11C7/22 ,  G11C7/222 ,  H03K19/17732 ,  H03K19/17744 ,  H03L7/07 ,  H03L7/0802 ,  H03L7/0814 ,  H03L7/089 ,  H03L7/0891 ,  H03L7/0995 ,  H03L7/187 ,  H03L7/199 ,  H03M9/00 ,  H04L7/0025 ,  H04L7/02 ,  H04L7/0337

Abstract: PROBLEM TO BE SOLVED: To provide a clock data recovery circuitry which is provided on a programmable logic device or is coupled with the programmable logic device. SOLUTION: A programmable logic device ("PLD") is installed with a programmable clock data recover ("CDR") circuitry to allow the PLD, to communicate via any of a large number of CDR signaling protocols. The CDR circuit may be integrated with the PLD, or it may be made wholly or partly on a separate integrated circuit. The circuit may be capable of CDR input, CDR output, or both. The CDR capability may be provided, in combination with other non-CDR signaling capability, such as non-CDR low voltage differential signaling ("LVDS"). The circuit may be a part of a large-scaled system. COPYRIGHT: (C)2006,JPO&NCIPI

Abstract translation: 要解决的问题：提供一种提供在可编程逻辑器件上或与可编程逻辑器件耦合的时钟数据恢复电路。 解决方案：可编程逻辑器件（“PLD”）安装有可编程时钟数据恢复（“CDR”）电路，以允许PLD通过大量CDR信令协议中的任何一个进行通信。 CDR电路可以与PLD集成，或者它可以完全或部分地制成在单独的集成电路上。 该电路可能能够进行CDR输入，CDR输出或两者兼容。 CDR能力可以与其他非CDR信令能力相结合，例如非CDR低电压差分信令（“LVDS”）。 该电路可能是大规模系统的一部分。 版权所有（C）2006，JPO＆NCIPI

公开(公告)号：DE60044311D1

公开(公告)日：2010-06-10

申请号：DE60044311

申请日：2000-07-14

Applicant: ALTERA CORP

Inventor： SHUMARAYEV SERGEY ,  HUANG WEI-JEN ,  PATEL RAKESH

IPC: H01L27/04 ,  H03K19/177 ,  G06F7/38 ,  H01L21/82 ,  H01L21/822 ,  H01L25/00 ,  H01L27/02 ,  H01L27/118 ,  H05K3/40 ,  H05K7/02

Abstract: A programmable logic device package comprising: a package (64); a solder ball (66) positioned on a first surface of said package, said solder ball located for receiving an external signal, a plurality of signal interface bumps (62) positioned on a second surface of the package, and a set of routing leads (68) extending through said package and connecting said solder ball to each of the plurality of signal interface bumps, wherein said set of routing leads distribute said external signal to said signal interface bumps.

公开(公告)号：JP2014200106A

公开(公告)日：2014-10-23

申请号：JP2014131068

申请日：2014-06-26

Applicant: アルテラ コーポレイションAltera Corporation ,  Altera Corp ,  アルテラ コーポレイションAltera Corporation

Inventor： NGAI TONY ,  BRUCE PEDERSON ,  SERGEY SCHUMARAVE ,  SCHLEICHER JAMES ,  HUANG WEI-JEN ,  HUTTON MICHAEL ,  MARURI VICTOR ,  PATEL RAKESH ,  KAZARIAN PETER J ,  ANDREW LIEBER ,  MENDEL DAVID W ,  JIM PARK

IPC: H03K19/177 ,  H03K19/173

CPC classification number: H03K19/17736 ,  H03K19/1737 ,  H03K19/17728 ,  H03K19/17744

Abstract: 【課題】プログラマブルロジックデバイスに適用してプログラマブルロジックアレー集積回路デバイスの動作速度を増加するための相互接続リソースの提供。【解決手段】プログラマブルロジック集積回路(10)は、交差する複数の領域の行および列からなる配列をもって、デバイス上に配置された複数のプログラマブルロジック領域(20)を有する。領域から領域へおよび/または領域間におけるプログラム可能な相互接続を形成するための相互接続リソース(例えば、相互接続コンダクタ等)が設けられ、これらのうちの少なくともいくつかは、構造的には類似であるが著しく異なる信号伝送速度特性を有する2つの形式で構成される。例えば、これらの双対形式相互接続リソースのうちの主要なまたは大きな部分(200a,210a,230a)はノーマル速度と呼ばれるものであり、少ないほうの部分(200b,210b,230b)は大幅に高速な信号速度を有する。【選択図】図2

Abstract translation: 要解决的问题：提供应用于可编程逻辑器件的互连资源，以加速可编程逻辑阵列集成电路器件的工作速度。解决方案：可编程逻辑集成电路（10）具有多个可编程逻辑区域（20） 位于所述多个区域中相交的行和列的阵列中的设备。 提供互连资源（例如，互连导体等）以形成区域到区域和/或区域之间的可编程互连。 这些互连资源中的至少一些被配置为具有架构上相似但显着不同的信号传输速度特性的两种形式。 例如，双形式互连资源的主要或较大部分（200a，210a，230a）具有所谓的正常速度，较小部分（200b，210b，230b）具有明显更快的信号速度。

公开(公告)号：JP2012186863A

公开(公告)日：2012-09-27

申请号：JP2012141122

申请日：2012-06-22

Applicant: Altera Corp ,  アルテラ コーポレイションAltera Corporation

Inventor： NGAI TONY ,  BRUCE PEDERSON ,  SERGEY SCHUMARAVE ,  SCHLEICHER JAMES ,  HUANG WEI-JEN ,  HUTTON MICHAEL ,  MARURI VICTOR ,  PATEL RAKESH ,  KAZARIAN PETER J ,  ANDREW LIEBER ,  MENDEL DAVID W ,  JIM PARK

IPC: H03K19/173 ,  H03K19/177

CPC classification number: H03K19/17736 ,  H03K19/1737 ,  H03K19/17728 ,  H03K19/17744

Abstract: PROBLEM TO BE SOLVED: To provide interconnection resources for increasing operation speed of a programmable logic array integrated circuit device, by application on a programmable logic device.SOLUTION: A programmable logic integrated circuit (10) has a plurality of regions (20) of programmable logic disposed on the device in an array consisting of a plurality of intersecting rows and columns of regions. Interconnection resources (e.g., interconnection conductors, etc.) are provided for making programmable interconnections to, from, and/or between the regions. At least some of these interconnection resources are provided in two forms that are architecturally similar but that have significantly different signal propagation speed characteristics. For example, a major or larger portion (200a, 210a, 230a) of such dual-form interconnection resources has speed termed normal speed, while a smaller minor portion (200b, 210b, 230b) has significantly faster signal speed.

Abstract translation: 要解决的问题：通过应用于可编程逻辑器件，提供用于提高可编程逻辑阵列集成电路器件的操作速度的互连资源。 解决方案：可编程逻辑集成电路（10）具有多个可编程逻辑区域（20），该可编程逻辑区域设置在由多个相交的行和列区域组成的阵列中。 互连资源（例如，互连导体等）被提供用于对区域之间，从区域和/或区域之间进行可编程互连。 这些互连资源中的至少一些以架构上相似但具有显着不同的信号传播速度特性的两种形式提供。 例如，这种双形互连资源的主要或较大部分（200a，210a，230a）具有称为正常速度的速度，而较小次要部分（200b，210b，230b）具有明显更快的信号速度。 版权所有（C）2012，JPO＆INPIT

公开(公告)号：JP2011250473A

公开(公告)日：2011-12-08

申请号：JP2011178146

申请日：2011-08-16

Applicant: Altera Corp ,  アルテラ コーポレイションAltera Corporation

Inventor： SERGEY YUREVICH SHUMARAYEV ,  WILSON WANG ,  PATEL RAKESH

IPC: H04B3/06 ,  H04L27/01

CPC classification number: H04L25/03057 ,  H04L2025/0349 ,  H04L2025/03573

Abstract: PROBLEM TO BE SOLVED: To provide a circuitry to compensate for losses including diminished signal amplitude and reduced transition steepness in order to maintain accurate, high-speed data transmission.SOLUTION: Equalization circuitry (10) for receiving a digital data signal includes both feed-forward equalizer ("FFE") circuitry (30) and decision-feedback equalizer ("DFE") circuitry (90). The FFE circuitry (30) may be used to give the DFE circuitry (90) a signal that is at least minimally adequate for proper start-up of the DFE circuitry (90). Thereafter, the more the burden of the equalization task is, the more task may be shifted from the FFE circuitry (30) to the DFE circuitry (90).

Abstract translation: 要解决的问题：为了保持准确的高速数据传输，提供补偿损耗的电路，包括减小的信号幅度和降低的转变陡度。 解决方案：用于接收数字数据信号的均衡电路（10）包括前馈均衡器（“FFE”）电路（30）和判决反馈均衡器（“DFE”）电路（90）。 FFE电路（30）可以用于给DFE电路（90）提供至少最小限度地足够用于DFE电路（90）的适当启动的信号。 此后，均衡任务的负担越多，可能从FFE电路（30）向DFE电路（90）移动的任务越多。 版权所有（C）2012，JPO＆INPIT

公开(公告)号：AT549797T

公开(公告)日：2012-03-15

申请号：AT05778119

申请日：2005-08-02

Applicant: ALTERA CORP

Inventor： LUI HENRY Y ,  KABANI MALIK ,  PATEL RAKESH ,  HOANG TIM TRI

IPC: H03K19/177

公开(公告)号：AT466409T

公开(公告)日：2010-05-15

申请号：AT06000671

申请日：2000-07-14

Applicant: ALTERA CORP

Inventor： SHUMARAYEV SERGEY ,  HUANG WEI-JEN ,  PATEL RAKESH

IPC: H01L27/04 ,  H03K19/177 ,  G06F7/38 ,  H01L21/82 ,  H01L21/822 ,  H01L25/00 ,  H01L27/02 ,  H01L27/118 ,  H05K3/40 ,  H05K7/02

Abstract: A programmable logic device package comprising: a package (64); a solder ball (66) positioned on a first surface of said package, said solder ball located for receiving an external signal, a plurality of signal interface bumps (62) positioned on a second surface of the package, and a set of routing leads (68) extending through said package and connecting said solder ball to each of the plurality of signal interface bumps, wherein said set of routing leads distribute said external signal to said signal interface bumps.

公开(公告)号：JP2012044708A

公开(公告)日：2012-03-01

申请号：JP2011235492

申请日：2011-10-26

Applicant: Altera Corp ,  アルテラ コーポレイションAltera Corporation

Inventor： NGAI TONY ,  BRUCE PEDERSON ,  SERGEY SCHUMARAVE ,  SCHLEICHER JAMES ,  HUANG WEI-JEN ,  HUTTON MICHAEL ,  MARURI VICTOR ,  PATEL RAKESH ,  KAZARIAN PETER J ,  ANDREW LIEBER ,  MENDEL DAVID W ,  JIM PARK

IPC: H03K19/177 ,  H03K19/173

CPC classification number: H03K19/17736 ,  H03K19/1737 ,  H03K19/17728 ,  H03K19/17744

Abstract: PROBLEM TO BE SOLVED: To provide interconnection resources applied to programmable logic devices for accelerating an operating speed of a programmable logic array integrated circuit device.SOLUTION: A programmable logic integrated circuit (10) has a plurality of programmable logic regions (20) disposed on a device in an array of intersecting rows and columns of the plurality of regions. Interconnection resources (e.g., interconnection conductors or the like) are provided for forming programmable interconnections region to region and/or between the regions. At least some of these interconnection resources are configured in two forms having architecturally similar but significantly different signal transmission speed characteristics. For example, a major or larger portions (200a, 210a, 230a) of the dual-form interconnection resources have what is termed a normal speed, and smaller portions (200b, 210b, 230b) have a significantly faster signal speed.

Abstract translation: 要解决的问题：提供应用于可编程逻辑器件的互连资源，以加速可编程逻辑阵列集成电路器件的工作速度。 解决方案：可编程逻辑集成电路（10）具有多个可编程逻辑区域（20），所述可编程逻辑区域（20）设置在所述多个区域中相交的行和列的阵列中的设备上。 提供互连资源（例如，互连导体等）以形成区域到区域和/或区域之间的可编程互连。 这些互连资源中的至少一些被配置为具有架构上相似但显着不同的信号传输速度特性的两种形式。 例如，双形式互连资源的主要或较大部分（200a，210a，230a）具有所谓的正常速度，较小部分（200b，210b，230b）具有明显更快的信号速度。 版权所有（C）2012，JPO＆INPIT

公开(公告)号：JP2011142631A

公开(公告)日：2011-07-21

申请号：JP2011000645

申请日：2011-01-05

Applicant: Altera Corp ,  アルテラ コーポレイションAltera Corporation

Inventor： AUNG EDWARD ,  LUI HENRY ,  BUTLER PAUL ,  TURNER JOHN ,  PATEL RAKESH ,  LEE CHONG

IPC: H04L7/033 ,  H04L7/04 ,  G11C7/22 ,  H03K5/00 ,  H03K19/173 ,  H03K19/177 ,  H03L7/07 ,  H03L7/08 ,  H03L7/081 ,  H03L7/089 ,  H03L7/099 ,  H03L7/187 ,  H03L7/199 ,  H03M9/00 ,  H04L7/02

CPC classification number: G11C7/22 ,  G11C7/222 ,  H03K19/17732 ,  H03K19/17744 ,  H03L7/07 ,  H03L7/0802 ,  H03L7/0814 ,  H03L7/089 ,  H03L7/0891 ,  H03L7/0995 ,  H03L7/187 ,  H03L7/199 ,  H03M9/00 ,  H04L7/0025 ,  H04L7/02 ,  H04L7/0337

Abstract: PROBLEM TO BE SOLVED: To provide a clock data recovery circuitry provided on or associated with a programmable logic device circuitry.
SOLUTION: A programmable logic device ("PLD") is augmented with programmable clock data recovery ("CDR") circuitry to allow the PLD to communicate via any one of a large number of CDR signaling protocols. The CDR circuitry may be integrated with the PLD, or it may be wholly or partly on a separate integrated circuit. The circuitry may be capable of CDR input, CDR output, or both. The CDR capability may be provided in combination with other non-CDR signaling capability such as non-CDR low voltage differential signaling ("LVDS"). The circuitry may be part of a larger system.
COPYRIGHT: (C)2011,JPO&INPIT

Abstract translation: 要解决的问题：提供在可编程逻辑器件电路上或与可编程逻辑器件电路相关联的时钟数据恢复电路。 解决方案：可编程逻辑器件（“PLD”）用可编程时钟数据恢复（“CDR”）电路进行扩充，以允许PLD通过大量CDR信令协议中的任何一个进行通信。 CDR电路可以与PLD集成，或者其可以全部或部分地在单独的集成电路上。 电路可能能够进行CDR输入，CDR输出或两者。 CDR能力可以与其他非CDR信令能力组合提供，例如非CDR低电压差分信号（“LVDS”）。 电路可以是较大系统的一部分。 版权所有（C）2011，JPO＆INPIT