公开(公告)号：DE112018004382B4

公开(公告)日：2025-04-17

申请号：DE112018004382

申请日：2018-10-12

Applicant: IBM

Inventor： CASSIDY ANDREW STEPHEN ,  AKOPYAN FILIPP ,  ARTHUR JOHN VERNON ,  DEBOLE MICHAEL VINCENT ,  MEROLLA PAUL ,  MODHA DHARMENDRA ,  SAWADA JUN

IPC: H04L49/103 ,  G06F12/02 ,  G06F12/06 ,  G06J1/00 ,  G06N3/04 ,  G06N3/063 ,  G06N3/10 ,  G11C7/10 ,  G11C11/54 ,  H04L49/102 ,  H04L49/35 ,  H04L49/356 ,  H04L49/40 ,  H04L49/901

Abstract: System (200; 500), aufweisend:ein Prozessorsystem mit neuronalem Netz, das durch ein Netzwerk (213; 804) miteinander verbundene Verarbeitungskerne (201-209; 805, 808) mit neuronalem Netz aufweist;eine Schnittstelle (220; 801), die funktionsmäßig mit dem Netzwerk (213; 804) verbunden ist, wobei die Schnittstelle einen Speicherbelegungsplan (101) aufweist, wobei der Speicherbelegungsplan einen ersten Bereich (702), der Eingaben in das Prozessorsystem mit neuronalem Netz entspricht, und einen zweiten Bereich (701) aufweist, der Ausgaben aus dem Prozessorsystem mit neuronalem Netz entspricht, wobei die Schnittstelle einen gemeinsamen Puffer (807) aufweist und wobeidie Schnittstelle geeignet ist zum Empfangen von Nachrichten über das Netzwerk von Verarbeitungskernen (201-209; 805, 808) mit neuronalem Netz, wobei Nachrichten Nachrichtendaten und Adressen aufweisen;die Schnittstelle geeignet ist zum Speichern der Nachrichtendaten der Nachrichten in dem gemeinsamen Puffer an Orten, die den Adressen in jeweiligen Nachrichten entsprechen.

公开(公告)号：AU2020395435A1

公开(公告)日：2022-05-26

申请号：AU2020395435

申请日：2020-09-29

Applicant: IBM

Inventor： CASSIDY ANDREW STEPHEN ,  APPUSWAMY RATHINAKUMAR ,  ARTHUR JOHN VERNON ,  DATTA PALLAB ,  ESSER STEVE KYLE ,  FLICKNER MYRON ,  MCKINSTRY JEFFREY ,  MODHA DHARMENDRA ,  SAWADA JUN ,  TABA BRIAN SEISHO

IPC: G06N3/04 ,  G06N3/063

Abstract: Neural inference chips are provided. A neural core of the neural inference chip comprises a vector-matrix multiplier; a vector processor; and an activation unit operatively coupled to the vector processor. The vector-matrix multiplier, vector processor, and/or activation unit is adapted to operate at variable precision.

公开(公告)号：DE102021123286A1

公开(公告)日：2022-04-21

申请号：DE102021123286

申请日：2021-09-08

Applicant: IBM

Inventor： AMIR ARNON ,  CASSIDY ANDREW STEPHEN ,  MCCLATCHEY NATHANIEL JOSEPH ,  SAWADA JUN ,  MODHA DHARMENDRA S ,  APPUSWAMY RATHINAKUMAR

IPC: G06N3/063 ,  G06F9/30

Abstract: Es werden Chips bereitgestellt, die eine Konstantzeit-Programmsteuerung verschachtelter Schleifen unterstützen. Bei verschiedenen Ausführungsformen weist ein Chip mindestens eine Arithmetik-Logik-Berechnungseinheit und eine Steuereinheit auf, die funktionsmäßig mit der mindestens einen Arithmetik-Logik-Berechnungseinheit verbunden ist. Die Steuereinheit ist gemäß einer Programmkonfiguration konfiguriert, wobei die Programmkonfiguration mindestens eine innere Schleife und mindestens eine äußere Schleife aufweist. Die Steuereinheit ist so konfiguriert, dass die mindestens eine Arithmetik-Berechnungseinheit veranlasst wird, eine Mehrzahl von Operationen gemäß der Programmkonfiguration auszuführen. Die Steuereinheit ist so konfiguriert, dass mindestens ein erster Schleifenzähler und ein zweiter Schleifenzähler verwaltet werden, wobei der erste Schleifenzähler so konfiguriert ist, dass eine Anzahl ausgeführter Iterationen der mindestens einen ersten äußeren Schleife gezählt wird, und der zweite Schleifenzähler so konfiguriert ist, dass eine Anzahl ausgeführter Iterationen der mindestens einen inneren Schleife gezählt wird. Die Steuereinheit ist so konfiguriert, dass eine erste Angabe darüber, ob der erste Schleifenzähler einer letzten Iteration entspricht, und eine zweite Angabe darüber bereitgestellt werden, ob der zweite Schleifenzähler einer letzten Iteration entspricht. Die Steuereinheit ist so konfiguriert, dass alternativ jeder des ersten und des zweiten Schleifenzählers gemäß der ersten und der zweiten Angabe hochgezählt, zurückgesetzt oder beibehalten wird.

公开(公告)号：DE112019002981T5

公开(公告)日：2021-03-11

申请号：DE112019002981

申请日：2019-06-05

Applicant: IBM

Inventor： CASSIDY ANDREW STEPHEN ,  FLICKNER MYRON ,  DATTA PALLAB ,  PENNER HARTMUT ,  APPUSWAMY RATHINAKUMAR ,  SAWADA JUN ,  ARTHUR JOHN VERNON ,  MODHA DHARMENDRA ,  ESSER STEVEN KYLE ,  TABA BRIAN SEISHO ,  KLAMO JENNIFER

IPC: G06N3/063 ,  G06N3/02

Abstract: Bereitgestellt wird Verarbeitungs-Hardware eines neuronalen Netzwerks unter Verwendung von Parallelberechnungsarchitekturen mit rekonfigurierbarer Kernebenen- und Vektorebenen-Parallelität. In verschiedenen Ausführungsformen wird ein Arbeitsspeicher eines neuronalen Netzwerkmodells angepasst, um ein neuronales Netzwerkmodell zu speichern, das eine Mehrzahl von Schichten aufweist. Jede Schicht hat mindestens eine Dimension und weist eine Mehrzahl von synaptischen Gewichtungen auf. Bereitgestellt wird eine Mehrzahl von neuronalen Kernen. Jeder neuronale Kern enthält eine Berechnungseinheit und einen Aktivierungsarbeitsspeicher. Die Berechnungseinheit ist angepasst, um eine Mehrzahl von synaptischen Gewichtungen auf eine Mehrzahl von Eingabeaktivierungen anzuwenden, um eine Mehrzahl von Ausgabeaktivierungen zu erzeugen. Die Berechnungseinheit hat eine Mehrzahl von Vektoreinheiten. Der Aktivierungsarbeitsspeicher ist angepasst, um die Eingabeaktivierungen und die Ausgabeaktivierungen zu speichern. Das System ist angepasst, um die Mehrzahl von Kernen in eine Mehrzahl von Partitionen auf Grundlage von Dimensionen der Schicht und der Vektoreinheiten zu partitionieren.