公开(公告)号：JP2008027444A

公开(公告)日：2008-02-07

申请号：JP2007186509

申请日：2007-07-18

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： MODHA DHARMENDRA S ,  MICHAEL THOMAS BENHASE ,  BINNY SHER GILL ,  HYDE JOSEPH SMITH II

IPC: G06F12/00 ,  G06F3/06 ,  G06F12/08 ,  G06F12/12

CPC classification number: G06F12/124 ,  G06F12/123

Abstract: PROBLEM TO BE SOLVED: To provide a method, a system, and a program for using multiple data structures to manage data in cache. SOLUTION: A plurality of data structures each have entries identifying data from a first computer readable medium added to a second computer readable medium. A request is received for data in the first computer readable medium. A determination is made as to whether there is an entry for the requested data in one of the data structures. The requested data is retrieved from the first computer readable medium to store in the second computer readable medium in response to determining that there is no entry for the requested data in one of the data structures. One of the data structures is selected in response to determining that there is no entry for the requested data in one of the data structures and an entry for the retrieved data is added to the selected data structure. COPYRIGHT: (C)2008,JPO&INPIT

Abstract translation: 要解决的问题：提供一种使用多个数据结构来管理缓存中的数据的方法，系统和程序。 解决方案：多个数据结构各自具有标识来自添加到第二计算机可读介质的第一计算机可读介质的数据的条目。 接收第一计算机可读介质中的数据的请求。 确定在数据结构之一中是否存在所请求的数据的条目。 响应于确定在数据结构之一中没有针对所请求的数据的条目，从第一计算机可读介质检索所请求的数据以存储在第二计算机可读介质中。 响应于确定在数据结构之一中没有针对所请求的数据的条目而选择数据结构中的一个，并且将所检索的数据的条目添加到所选择的数据结构。 版权所有（C）2008，JPO＆INPIT

公开(公告)号：JP2007141225A

公开(公告)日：2007-06-07

申请号：JP2006285563

申请日：2006-10-19

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： LOWE STEVEN R ,  MODHA DHARMENDRA S ,  GILL BINNY S ,  HYDE JOSEPH SMITH II

IPC: G06F3/06 ,  G06F12/08 ,  G06F12/12

CPC classification number: G06F12/123 ,  G06F12/0866 ,  G06F12/127

Abstract: PROBLEM TO BE SOLVED: To provide a system for more efficient cache management discard/destage policies.
SOLUTION: In data storage, data are temporarily stored in a cache, with write data being stored in a first cache and a second cache and read data being stored in a second cache. When a list for holding entries for the first cache is full, the list is scanned to identify unmodified (read) data which can be discarded from the cache to make room for new data. Prior to or during the scan, modified (write) data entries are moved to the most recently used (MRU) end of the list, allowing the scans to proceed in an efficient manner and reducing the number of times the scan has to skip over modified entries. Optionally, a status bit may be linked with each modified data entry.
COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供一种更有效的缓存管理丢弃/流出策略的系统。 解决方案：在数据存储中，将数据临时存储在高速缓存中，其中写入数据存储在第一高速缓存和第二高速缓存中，读取数据被存储在第二高速缓存中。 当用于保存第一缓存的条目的列表已满时，扫描该列表以识别可以从高速缓存中丢弃的未修改（读取）数据，从而为新数据腾出空间。 在扫描之前或期间，修改（写入）数据条目移动到列表的最近使用（MRU）端，允许扫描以有效的方式继续进行，并减少扫描必须跳过修改的次数 条目。 可选地，状态位可以与每个修改的数据条目相关联。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：DE112012004348T5

公开(公告)日：2014-08-07

申请号：DE112012004348

申请日：2012-11-30

Applicant: IBM

Inventor： HASSIBI ARJANG ,  KHAKIFIROOZ ALI ,  CHENG KANGGUO ,  MODHA DHARMENDRA S

IPC: A61N1/04 ,  A61N1/05 ,  A61N1/36

Abstract: Ein Verfahren beinhaltet das Formen von einem Kanal oder mehreren Kanälen (104) in einem Substrat (106); das Auskleiden des einen Kanals oder der mehreren Kanäle (104) mit einer dielektrischen Auskleidung (112); das Füllen des einen Kanals oder der mehreren Kanäle (104) mit einer leitfähigen Elektrode (102) zum Ausbilden von einer oder mehreren Kanalelektroden (102); das Formen einer Transistorschicht (108) auf dem Substrat (106); das Anschließen von jeder der einen oder mehreren Kanalelektroden (102) an mindestens einen Zugriffstransistor (716) in der Transistorschicht (108) und das Abdünnen des Substrats (106) zum Freilegen von zumindest einem Abschnitt von jeder der Kanalelektroden (102).

公开(公告)号：DE102021123287A1

公开(公告)日：2022-04-28

申请号：DE102021123287

申请日：2021-09-08

Applicant: IBM

Inventor： ANDREOPOULOS ALEXANDER ,  MODHA DHARMENDRA S ,  DI NOLFO CARMELO ,  FLICKNER MYRON D ,  CASSIDY ANDREW STEPHEN ,  TABA BRIAN SEISHO ,  DATTA PALLAB ,  APPUSWAMY RATHINAKUMAR ,  SAWADA JUN

IPC: G06N3/10 ,  G06N3/04

Abstract: Bereitgestellt werden Simulation und Validierung von neuronalen Netzsystemen. Bei verschiedenen Ausführungsformen wird eine Beschreibung eines künstlichen neuronalen Netzes gelesen. Ein gerichteter Graph wird aufgebaut, der eine Mehrzahl von Kanten und eine Mehrzahl von Knoten aufweist, wobei jede der Mehrzahl von Kanten einer Warteschlange entspricht und jeder der Mehrzahl von Knoten einer Datenverarbeitungsfunktion des neuronalen Netzsystems entspricht. Ein Graphenzustand wird über eine Mehrzahl von Zeitschritten gemäß der Beschreibung des neuronalen Netzes aktualisiert, wobei der Graphenzustand durch den Inhalt jeder der Mehrzahl von Warteschlangen definiert ist. Jede der Mehrzahl von Konsistenzprüfungen wird bei jedem der Mehrzahl von Zeitschritten getestet, wobei es sich bei jeder der Mehrzahl von Konsistenzprüfungen um eine Funktion einer Teilmenge des Graphenzustands handelt. Eine Ungültigkeit des neuronalen Netzsystems wird bei jeder Verletzung einer der Mehrzahl von Konsistenzprüfungen angezeigt.

公开(公告)号：DE102021123286A1

公开(公告)日：2022-04-21

申请号：DE102021123286

申请日：2021-09-08

Applicant: IBM

Inventor： AMIR ARNON ,  CASSIDY ANDREW STEPHEN ,  MCCLATCHEY NATHANIEL JOSEPH ,  SAWADA JUN ,  MODHA DHARMENDRA S ,  APPUSWAMY RATHINAKUMAR

IPC: G06N3/063 ,  G06F9/30

Abstract: Es werden Chips bereitgestellt, die eine Konstantzeit-Programmsteuerung verschachtelter Schleifen unterstützen. Bei verschiedenen Ausführungsformen weist ein Chip mindestens eine Arithmetik-Logik-Berechnungseinheit und eine Steuereinheit auf, die funktionsmäßig mit der mindestens einen Arithmetik-Logik-Berechnungseinheit verbunden ist. Die Steuereinheit ist gemäß einer Programmkonfiguration konfiguriert, wobei die Programmkonfiguration mindestens eine innere Schleife und mindestens eine äußere Schleife aufweist. Die Steuereinheit ist so konfiguriert, dass die mindestens eine Arithmetik-Berechnungseinheit veranlasst wird, eine Mehrzahl von Operationen gemäß der Programmkonfiguration auszuführen. Die Steuereinheit ist so konfiguriert, dass mindestens ein erster Schleifenzähler und ein zweiter Schleifenzähler verwaltet werden, wobei der erste Schleifenzähler so konfiguriert ist, dass eine Anzahl ausgeführter Iterationen der mindestens einen ersten äußeren Schleife gezählt wird, und der zweite Schleifenzähler so konfiguriert ist, dass eine Anzahl ausgeführter Iterationen der mindestens einen inneren Schleife gezählt wird. Die Steuereinheit ist so konfiguriert, dass eine erste Angabe darüber, ob der erste Schleifenzähler einer letzten Iteration entspricht, und eine zweite Angabe darüber bereitgestellt werden, ob der zweite Schleifenzähler einer letzten Iteration entspricht. Die Steuereinheit ist so konfiguriert, dass alternativ jeder des ersten und des zweiten Schleifenzählers gemäß der ersten und der zweiten Angabe hochgezählt, zurückgesetzt oder beibehalten wird.

公开(公告)号：DE102021128932A1

公开(公告)日：2022-06-09

申请号：DE102021128932

申请日：2021-11-08

Applicant: IBM

Inventor： SAWADA JUN ,  FLICKNER MYRON D ,  CASSIDY ANDREW STEPHEN ,  ARTHUR JOHN VERNON ,  DATTA PALLAB ,  MODHA DHARMENDRA S ,  ESSER STEVEN KYLE ,  TABA BRIAN SEISHO ,  KLAMO JENNIFER ,  APPUSWAMY RATHINAKUMAR ,  AKOPYAN FILIPP ,  OTERO CARLOS ORTEGA

IPC: G06N3/063

Abstract: Ein neuronaler Inferenz-Chip wird bereitgestellt, der zumindest einen neuronalen Inferenzkern enthält. Der zumindest eine neuronale Inferenzkern ist dazu ausgelegt, eine Mehrzahl von synaptischen Gewichtungen auf eine Mehrzahl von Eingabeaktivierungen anzuwenden, um eine Mehrzahl von Zwischenausgaben zu erzeugen. Der zumindest eine neuronale Inferenzkern weist eine Mehrzahl von Aktivierungseinheiten auf, die dazu konfiguriert ist, die Mehrzahl von Zwischenausgaben zu empfangen und eine Mehrzahl von Aktivierungen zu erzeugen. Jede der Mehrzahl von Aktivierungseinheiten ist dazu konfiguriert, eine konfigurierbare Aktivierungsfunktion auf ihre Eingabe anzuwenden. Die konfigurierbare Aktivierungsfunktion weist zumindest einen Bereichsänderungsterm und einen Skalierungsterm auf, wobei der Bereichsänderungsterm den Bereich der Aktivierungen festlegt und der Skalierungsterm die Skalierung der Aktivierungen festlegt. Jede der Mehrzahl von Aktivierungseinheiten ist dazu konfiguriert, den Bereichsänderungsterm und den Skalierungsterm aus einer oder mehreren Umsetzungstabellen zu gewinnen.