公开(公告)号：DE102011011333A1

公开(公告)日：2011-08-25

申请号：DE102011011333

申请日：2011-02-16

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BREWERTON SIMON ,  FARRALL GLENN ASHLEY ,  HASTIE NEIL STUART ,  KNIGHT RICHARD

IPC: G06F15/167 ,  G06F13/16 ,  G06F13/38 ,  G06F15/163

Abstract: Ausführungsbeispiele beziehen sich auf Systeme und Verfahren zum Lesen aus Schnittstellen-Peripheriegeräten oder anderen gemeinsam genutzten Ressourcen und zum Schreiben in Schnittstellen-Peripheriegeräte oder andere gemeinsam genutzte Ressourcen während einer robusten Datenverarbeitung unter Verwendung einer zeitlich getrennten, redundanten Ausführung. Ausführungsbeispiele können in sicherheitsrelevanten Anwendungen, die in Beziehung zu dem Automobilsektor, dem Bankgeschäft- und Finanzwesen, der Luft- und Raumfahrt, dem Verteidigungs- und Abwehrsektor, dem Bereich der Bezahlung über das Internet, etc. stehen, und in anderen Anwendungen eingesetzt werden.

公开(公告)号：DE102011011333B4

公开(公告)日：2022-07-14

申请号：DE102011011333

申请日：2011-02-16

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BREWERTON SIMON ,  FARRALL GLENN ASHLEY ,  HASTIE NEIL STUART ,  KNIGHT RICHARD

IPC: G06F15/167 ,  G06F11/16 ,  G06F13/16 ,  G06F13/20 ,  G06F13/38 ,  G06F15/163

Abstract: Verfahren, das Folgendes umfasst:Identifizieren eines ersten Prozessors (102) als Hauptprozessor durch ein Bus-Seitenbandsignal, das in Beziehung zu einem Hauptprozessor-Identifizierungskennzeichen steht;Lesen von von einem Sensor gelieferten Daten aus einem Peripheriegerät (108) durch den ersten Prozessor (102);Kopieren der Daten in ein Register (110);wobei das Verfahren zusätzlich die Schritte umfasst, dass bei einem Versuch eines zweiten Prozessors (104), die Daten aus dem Peripheriegerät (108) zu lesen, der zweite Prozessor (104) unter Verwendung eines Bus-Adressdekoders auf der Basis des Vorhandenseins des Hauptprozessor-Identifizierungskennzeichens daran gehindert wird, die Daten aus dem Peripheriegerät (108) zu lesen, der Leseversuch des zweiten Prozessors (104) stattdessen zu dem Register (110) umgeleitet wird, und der zweite Prozessor (104) die Daten aus dem Register (110) ausliest.

公开(公告)号：DE102013002088B4

公开(公告)日：2019-10-10

申请号：DE102013002088

申请日：2013-02-06

Applicant: INFINEON TECHNOLOGIES AG

Inventor： VILELA ANTONIO ,  FALLER RAINER ,  GOESSEL MICHAEL ,  BREWERTON SIMON ,  ADDISON DAVID ,  FARRALL GLENN ASHLEY ,  HASTIE NEIL STUART ,  OBERLÄNDER KLAUS ,  RABENALT THOMAS ,  TRAYKOV BOYKO

IPC: G06F11/10

Abstract: Redundantes System mit:einem Hauptteil, das dafür konfiguriert ist, ein Eingangssignal zu empfangen und ein binäres Ausgangssignal zu erzeugen;einer ersten Taktverzögerung, die dafür konfiguriert ist, das Eingangssignal zu empfangen und ein verzögertes Eingangssignal zu erzeugen;einem ersten Signaturgenerator, der mit dem Hauptteil gekoppelt ist und dafür konfiguriert ist, das binäre Ausgangssignal zu empfangen und eine erste Ausgangssignatur zu erzeugen;einer zweiten Taktverzögerung, die mit dem ersten Signaturgenerator gekoppelt ist und dafür konfiguriert ist, die erste Ausgangssignatur zu empfangen und eine verzögerte erste Ausgangssignatur zu erzeugen;einem Checker-Teil, das mit der ersten Taktverzögerung gekoppelt ist und dafür konfiguriert ist, das verzögerte Eingangssignal zu empfangen und ein verzögertes binäres Ausgangssignal zu erzeugen;einem zweiten Signaturgenerator, der mit dem Checker-Teil gekoppelt ist und dafür konfiguriert ist, das verzögerte binäre Ausgangssignal zu empfangen und eine verzögerte zweite Ausgangssignatur zu erzeugen; undeinem Komparator, der mit der zweiten Taktverzögerung und dem zweiten Signaturgenerator gekoppelt ist, wobei der Komparator dafür konfiguriert ist, die verzögerte erste Ausgangssignatur und die verzögerte zweite Ausgangssignatur zu empfangen und ein Fehlersignal zu erzeugen, wobei ein Zustand des Fehlersignals auf einem Vergleich der verzögerten ersten Ausgangssignatur mit der verzögerten zweiten Ausgangssignatur basiert.

公开(公告)号：DE102015002191A1

公开(公告)日：2015-08-27

申请号：DE102015002191

申请日：2015-02-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BREWERTON SIMON ,  FARRALL GLENN ASHLEY ,  KNIGHT RICHARD ,  HASTIE NEIL S ,  HELLWIG FRANK ,  VILELA ANTONIO

IPC: G06F13/16 ,  G06F9/46 ,  G06F13/28 ,  G06F21/62

Abstract: Die Erfindung bezieht sich auf Systeme und Verfahren zum Definieren einer Prozessor-Sicherheitsprivilegierungsstufe für das Steuern eines verteilten Speicherzugriff-Schutzsystems. Genauer gesagt weist eine Sicherheits-Hypervisor-Funktion für das Zugreifen auf einen Bus in einem Computerverarbeitungssystem ein Modul, wie etwa eine Computerverarbeitungseinheit (CPU; Computer Processing Unit) oder einen direkten Speicherzugriff (DMA, Direct Memory Access), für das Zugreifen auf einen Systemspeicher sowie eine Speichereinheit für das Speichern eines Sicherheitscodes, wie etwa ein Prozessorstatuswort (PSW) oder ein Konfigurationsregister (DMA (REG)), auf. Das Modul ordnet den Sicherheitscode einer Verarbeitungstransaktion zu und der Sicherheitscode ist bei dem Zugriff auf den Bus durch das Modul sichtbar.