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    Sichere Speicherung durch interneBetriebssicherstellung
    2.
    发明专利
    Sichere Speicherung durch interneBetriebssicherstellung 未知

    公开(公告)号：DE102011108933A1

    公开(公告)日：2012-02-02

    申请号：DE102011108933

    申请日：2011-07-29

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BREWERTON SIMON ,  HASTIE NEIL STUART ,  EDER ALFRED ,  FARRALL GLENN ASHLEY ,  HUBBERT PAUL ,  OBERLAENDER KLAUS ,  VILELA ANTONIO ,  WIESNER ROBERT

    IPC: G11C29/08

    Abstract: Die offenbarte Erfindung stellt eine Struktur und ein Verfahren zum Ermitteln von Adressleitungs (z. B. Wortleitungs-, Bitleitungs-)Speicherausfällen bereit. Bei einer Ausführungsform weisen das Verfahren und die Struktur das Erzeugen einer Adress-Signatur durch Neucodieren eines intern erzeugten Adress-Signals aus aktivierten Elementen (z. B. Wortleitungen) in einem Speicherarray auf. Die neu erzeugte Adress-Signatur kann mit einer angeforderten Speicheradressstelle verglichen werden. Wenn die neu erzeugte Adress-Signatur und die Speicherstelle gleich sind, liegt in dem Speicherarray kein Fehler vor, wenn jedoch die neu erzeugte Adress-Signatur und die Speicherstelle nicht gleich sind, liegt ein Fehler in dem Speicherarray vor. Demgemäß stellt das Neucodieren einer Adress-Signatur einen geschlossenen Prüfkreislauf bereit, dass eine Wortleitung und/oder Bitleitung, die tatsächlich in einem Speicherarray aktiviert wurde, die korrekte angeforderte Wortleitung und/oder Bitleitung war, dass keine weiteren Wortleitungen oder Bitleitungen ebenfalls angesteuert wurden, und dass die Wortleitung und/oder Bitleitung kontinuierlich ist.

    System und Verfahren für einen signaturbasierten Redundanzvergleich
    4.
    发明专利
    System und Verfahren für einen signaturbasierten Redundanzvergleich 未知

    公开(公告)号：DE102013002088B4

    公开(公告)日：2019-10-10

    申请号：DE102013002088

    申请日：2013-02-06

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： VILELA ANTONIO ,  FALLER RAINER ,  GOESSEL MICHAEL ,  BREWERTON SIMON ,  ADDISON DAVID ,  FARRALL GLENN ASHLEY ,  HASTIE NEIL STUART ,  OBERLÄNDER KLAUS ,  RABENALT THOMAS ,  TRAYKOV BOYKO

    IPC: G06F11/10

    Abstract: Redundantes System mit:einem Hauptteil, das dafür konfiguriert ist, ein Eingangssignal zu empfangen und ein binäres Ausgangssignal zu erzeugen;einer ersten Taktverzögerung, die dafür konfiguriert ist, das Eingangssignal zu empfangen und ein verzögertes Eingangssignal zu erzeugen;einem ersten Signaturgenerator, der mit dem Hauptteil gekoppelt ist und dafür konfiguriert ist, das binäre Ausgangssignal zu empfangen und eine erste Ausgangssignatur zu erzeugen;einer zweiten Taktverzögerung, die mit dem ersten Signaturgenerator gekoppelt ist und dafür konfiguriert ist, die erste Ausgangssignatur zu empfangen und eine verzögerte erste Ausgangssignatur zu erzeugen;einem Checker-Teil, das mit der ersten Taktverzögerung gekoppelt ist und dafür konfiguriert ist, das verzögerte Eingangssignal zu empfangen und ein verzögertes binäres Ausgangssignal zu erzeugen;einem zweiten Signaturgenerator, der mit dem Checker-Teil gekoppelt ist und dafür konfiguriert ist, das verzögerte binäre Ausgangssignal zu empfangen und eine verzögerte zweite Ausgangssignatur zu erzeugen; undeinem Komparator, der mit der zweiten Taktverzögerung und dem zweiten Signaturgenerator gekoppelt ist, wobei der Komparator dafür konfiguriert ist, die verzögerte erste Ausgangssignatur und die verzögerte zweite Ausgangssignatur zu empfangen und ein Fehlersignal zu erzeugen, wobei ein Zustand des Fehlersignals auf einem Vergleich der verzögerten ersten Ausgangssignatur mit der verzögerten zweiten Ausgangssignatur basiert.

    VIRTUELLE-MASCHINE-MONITOR-INTERRUPT-UNTERSTÜTZUNG FÜR COMPUTERVERARBEITUNGSEINHEIT (CPU)
    6.
    发明专利
    VIRTUELLE-MASCHINE-MONITOR-INTERRUPT-UNTERSTÜTZUNG FÜR COMPUTERVERARBEITUNGSEINHEIT (CPU) 未知

    公开(公告)号：DE102018118061A1

    公开(公告)日：2019-02-14

    申请号：DE102018118061

    申请日：2018-07-26

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： HELLWIG FRANK ,  WIRRER GERHARD ,  FARRALL GLENN ASHLEY ,  HASTIE NEIL STUART

    IPC: G06F9/455

    Abstract: Eine Interrupt-Schnittstelle einer zentralen Verarbeitungseinheit (CPU) umfasst einen Bus mit mehreren Schnittstellen zu verschiedenen Komponenten der CPU. Diese Komponenten können einen Speicher, der Anweisungen zum Ausführen von Vorgängen einer Prozessorkomponente beinhaltet, mehrere virtuelle Maschinen (VMs) und einen Virtuelle-Maschine-Monitor(VMM)/Hypervisor, der zum Ausführen der mehreren VMs konfiguriert ist, beinhalten. Der Prozessor kann Interrupt-Anforderungen (einen Interrupt) als Dienstanforderungen parallel empfangen, die durch den VMM oder eine oder mehrere beliebige der mehreren VMs zum Ausführen von VM-Anwendungen auf einer dedizierten Instanz eines Gastbetriebssystems für eine Aufgabe ausgeführt werden können. Der Prozessor kann ferner basierend auf vorbestimmten Kriterien, einschließlich einer momentanen Aufgabenpriorität, einer ausstehenden Interrupt-Priorität oder einem Interrupt-Enable, die mit dem momentanen Status jeder der Komponenten assoziiert sind, bestimmen, ob eine Interrupt-Anforderung an den VMM und die VMs genehmigt wird.

    Sichere Speicherung durch interne Betriebssicherstellung
    7.
    发明专利
    Sichere Speicherung durch interne Betriebssicherstellung 未知

    公开(公告)号：DE102011108933B4

    公开(公告)日：2016-08-25

    申请号：DE102011108933

    申请日：2011-07-29

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BREWERTON SIMON ,  HASTIE NEIL STUART ,  EDER ALFRED ,  FARRALL GLENN ASHLEY ,  HUBBERT PAUL ,  OBERLAENDER KLAUS ,  VILELA ANTONIO ,  WIESNER ROBERT

    IPC: G11C29/08

    Abstract: Speicherblock mit: einem ersten Speicherarray (206) mit einer Vielzahl von Adressleitungen; einem ersten Adressdecoder (212), der so konfiguriert ist, dass er eine angeforderte Speicheradresse empfängt und eine entsprechende Adressleitung, die mit der angeforderten Speicheradresse assoziiert ist, selektiv aktiviert; und einem Adress-Signatur-Generator (204), der so konfiguriert ist, dass er eine Speicheroperationsanfrage, die die angeforderte Speicheradresse enthält, empfängt, und eine Adress-Signatur basierend auf der aktivierten Adressleitung erzeugt und die erzeugte Adress-Signatur und die angeforderte Speicheradresse vergleicht, wobei das erste Speicherarray (206) eine Vielzahl von im Wesentlichen parallelen Wortleitungen aufweist, die von einem Zeilendecoder getrieben werden, der an ein erstes Ende der Vielzahl von Wortleitungen gekoppelt ist, und der Adress-Signatur-Generator (204) an ein zweites dem Zeilendecoder gegenüberliegendes Ende der Vielzahl von Wortleitungen gekoppelt ist.

    System und Verfahren für einen signaturbasierten Redundanzvergleich
    8.
    发明专利
    System und Verfahren für einen signaturbasierten Redundanzvergleich 未知

    公开(公告)号：DE102013002088A1

    公开(公告)日：2013-08-22

    申请号：DE102013002088

    申请日：2013-02-06

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： GOESSEL MICHAEL ,  ADDISON DAVID ,  FARRALL GLENN ASHLEY ,  HASTIE NEIL STUART ,  VILELA ANTONIO ,  FALLER RAINER ,  BREWERTON SIMON ,  OBERLAENDER KLAUS ,  RABENALT THOMAS ,  TRAYKOV BOYKO

    IPC: G06F11/10

    Abstract: Ein System und ein Verfahren für einen signaturbasierten Redundanzvergleich sehen das Empfangen eines Eingangssignals durch ein Hauptteil und das Erzeugen eines binären Ausgangssignals durch das Hauptteil, das Erzeugen eines verzögerten Eingangssignals auf der Grundlage des Eingangssignals, das Erzeugen einer ersten Ausgangssignatur auf der Grundlage des binären Ausgangssignals, das Erzeugen einer verzögerten ersten Ausgangssignatur auf der Grundlage der ersten Ausgangssignatur, das Erzeugen eines verzögerten binären Ausgangssignals auf der Grundlage des verzögerten Eingangssignals, das Erzeugen einer verzögerten zweiten Ausgangssignatur durch ein Checker-Teil auf der Grundlage des verzögerten binären Ausgangssignals, das Vergleichen der verzögerten ersten Ausgangssignatur mit der verzögerten zweiten Ausgangssignatur und das Erzeugen eines Fehlersignals vor, wobei der Zustand des Fehlersignals auf dem Vergleich basiert.

    Echtzeit-Fehlerermittlung durch inverse Verarbeitung
    9.
    发明专利
    Echtzeit-Fehlerermittlung durch inverse Verarbeitung 未知

    公开(公告)号：DE102011108103A1

    公开(公告)日：2012-01-26

    申请号：DE102011108103

    申请日：2011-07-20

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BREWERTON SIMON ,  HASTIE NEIL STUART

    IPC: G06F11/16

    Abstract: Prozessoren, Mikroprozessoren und Logikblocksysteme und -verfahren, Fehlerermittlungssysteme und -verfahren und integrierte Schaltungen sind offenbart. Bei einer Ausführungsform weist ein logikbasiertes Rechnersystem einen ersten Verarbeitungskern, einen zweiten Verarbeitungskern, der aus dem ersten Verarbeitungskern erzeugt wird und ein invertiertes logisches Äquivalent des ersten Verarbeitungskerns aufweist, so dass ein Ausgang des zweiten Verarbeitungskerns ein Komplement eines Ausgangs des ersten Verarbeitungskerns ist, und eine Komparatorlogik auf, die so gekoppelt ist, dass sie die Ausgänge des ersten und des zweiten Verarbeitungskerns als Eingänge empfängt und einen Fehlerausgang liefert, wenn der Ausgang des zweiten Verarbeitungskerns nicht das Komplement des Ausgangs des ersten Verarbeitungskerns ist.

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