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公开(公告)号：DE102013002090A1
公开(公告)日：2013-08-22
申请号：DE102013002090
申请日：2013-02-06
Applicant: INFINEON TECHNOLOGIES AG
Inventor： GOESSEL MICHAEL , KERN THOMAS , BACKHAUSEN ULRICH , RABENALT THOMAS
Abstract: Eine Vorrichtung zum Vergleichen von Binärwortpaaren (u, u') weist einen Zwischenwert-Determinator (110) und einen Fehlerdetektor (120) auf. Der Zwischenwert-Determinator (110) bestimmt ein Zwischen-Binärwort (z), sodass das Zwischen-Binärwort (z) für ein erstes Paar von gleichen oder invertierten Binärwörtern gleich einem Referenz-Binärwort ist, sodass das Zwischen-Binärwort (z) für ein zweites Paar von gleichen oder invertierten Binärwörtern gleich dem invertierten Referenz-Binärwort ist und sodass das Zwischen-Binärwort (z) für ein Paar von ungleichen und nicht invertierten Binärwörtern ungleich dem Referenz-Binärwort und dem invertierten Referenz-Binärwort ist, wenn der Zwischenwert-Determinator fehlerfrei arbeitet. Ferner stellt der Fehlerdetektor (120) auf der Grundlage des Zwischen-Binärworts (z) ein Fehlersignal (y) so bereit, dass das Fehlersignal (y) angibt, ob die Binärwörter (u, u') eines Binärwortpaares gleich oder invertiert sind oder nicht, wenn der Zwischenwert-Determinator (110) fehlerfrei arbeitet, und dass es angibt, ob der Zwischenwert-Determinator (110) fehlerfrei arbeitet oder nicht, wenn die Binärwörter (u, u') eines Binärwortpaares gleich oder invertiert sind.
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公开(公告)号：DE102015209502A1
公开(公告)日：2015-12-03
申请号：DE102015209502
申请日：2015-05-22
Applicant: INFINEON TECHNOLOGIES AG
Inventor： RABENALT THOMAS , BACKHAUSEN ULRICH , KERN THOMAS , GOESSEL MICHAEL
Abstract: Es wird ein Verfahren zum Zugreifen auf einen nichtflüchtigen Speicher vorgestellt. Das Verfahren umfasst das Lesen eines ersten Speicherbereichs des nichtflüchtigen Speichers und das Feststellen, ob der erste Speicherbereich ein vorbestimmtes Datenmuster enthält. Das vorbestimmte Datenmuster hat keinen Einfluss auf resultierende Fehlerkorrekturdaten, die zumindest für den ersten Speicherbereich bestimmt werden. Das Verfahren umfasst auch das Bewerten eines Datenstatus für einen zweiten Speicherbereich des nichtflüchtigen Speichers auf der Basis einer Anwesenheit des vorbestimmten Datenmusters im ersten Speicherbereich. Eine entsprechende Speichersteuereinheit wird auch offenbart.
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公开(公告)号：DE102011080659A1
公开(公告)日：2013-02-14
申请号：DE102011080659
申请日：2011-08-09
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KERN THOMAS , BACKHAUSEN ULRICH , GOESSEL MICHAEL , RABENALT THOMAS
IPC: G01R31/319 , G01R31/3183
Abstract: Eine Vorrichtung zum Testen einer zu testenden Schaltung umfasst einen Syndrombestimmer (110), einen Testsequenzbereiter (120) und eine Auswerteschaltung (130). Der Syndrombestimmer (110) bestimmt basierend auf einem codierten Binärwort (v') eine Fehlersyndrombitsequenz (s(v')). Dabei zeigt die Fehlersyndrombitsequenz (s(v')) an, ob das codierte Binärwort (v') ein Codewort eines zur Codierung des codierten Binärworts (v') verwendeten Fehlerkorrekturcodes (C) ist. Ferner stellt der Testsequenzbereitsteller zumindest einmal eine von der bestimmten Fehlersyndrombitsequenz (s(v')) unterschiedliche Testbitsequenz (Ti) der zu testenden Schaltung (102) bereit, wenn die Fehlersyndrombitsequenz (s(v')) anzeigt, dass das codierte Binärwort (v') ein Codewort des Fehlerkorrekturcodes (C) ist. Des Weiteren erkennt die Auswerteschaltung (130) basierend auf einem durch die Testbitsequenz (Ti) verursachten Testausgangssignal (R(Ti)') der zu testenden Schaltung (102) eine fehlerhafte Verarbeitung der Testbitsequenz (Ti) durch die zu testende Schaltung (102).
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公开(公告)号：DE102018131613A1
公开(公告)日：2019-10-10
申请号：DE102018131613
申请日：2018-12-10
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KERN THOMAS , RABENALT THOMAS , GÖSSEL MICHAEL
IPC: G06F11/10
Abstract: Es wird eine Lösung vorgeschlagen zum Verarbeiten von Datenbits, bei dem die Datenbits mittels einer ersten Transformation in erste Datenbytes transformiert werden, bei dem die ersten Datenbytes in einem Speicher gespeichert werden, bei dem zweite Datenbytes aus dem Speicher gelesen werden, bei dem jedes der zweiten Datenbytes im fehlerfreien Fall ein Codewort eines Block-Fehlercodes ist und bei dem pro zweitem Datenbyte ein Fehlersignal bestimmt wird, das angibt, ob dieses zweite Datenbyte ein Codewort ist oder nicht.
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公开(公告)号：DE102016107285B4
公开(公告)日：2019-04-25
申请号：DE102016107285
申请日：2016-04-20
Applicant: INFINEON TECHNOLOGIES AG
Inventor： OTTERSTEDT JAN , GÖSSEL MICHAEL , RABENALT THOMAS , KERN THOMAS
Abstract: Verfahren (700) zur Verwendung einer Speichervorrichtung (100, 200), wobei das Verfahren umfasst:Speichern von Dateneinheiten (102), Prüfeinheiten (104) eines ersten Codes undPrüfeinheiten (106) eines zweiten Codes in Speicherzellen der Speichervorrichtung (100, 200), wobei die Dateneinheiten (102) und die Prüfeinheiten (104) des ersten Codes Codewörter des ersten Codes bilden, und wobei die Dateneinheiten (102) und die Prüfeinheiten (106) des zweiten Codes Codewörter des zweiten Codes bilden(710);Anwenden des zweiten Codes zur Fehlerkorrektur in mindestens einem Teil der Dateneinheiten (102) und/oder in mindestens einem Teil der Prüfeinheiten (104) des ersten Codes (720);Bewahren nach dem Korrigieren der Fehler mindestens eines Bewahrungsteils der Dateneinheiten (102) und der Prüfeinheiten (104) des ersten Codes und Löschen mindestens eines Löschungsteils der Prüfeinheiten (106) des zweiten Codes, um dadurch die Speicherzellen freizusetzen, die vom Löschungsteil der Prüfeinheiten (106) des zweiten Codes belegt wurden (730); undSpeichern von Daten in mindestens einem Wiederverwendungsteil (106m) der freigesetzten Speicherzellen während eines anschließenden Verwendens der Speichervorrichtung (100, 200); (740).
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Patent Agency Ranking
公开(公告)号：DE102011087634B9
公开(公告)日：2017-05-18
申请号：DE102011087634
申请日：2011-12-02
Applicant: INFINEON TECHNOLOGIES AG
Inventor： BACKHAUSEN ULRICH , GOESSEL MICHAEL , KERN THOMAS , RABENALT THOMAS
IPC: G06F11/10
Abstract: Vorrichtung zum Erfassen eines Fehlers in einem durch einen Fehlerkorrekturcode codierten Binärwort, wobei die Vorrichtung folgende Merkmale aufweist: einen Fehlerkorrektor, der konfiguriert ist, um einen korrigierbaren Bitfehler in einem fehlerhaften Teilsatz von Bits des codierten Binärworts zu korrigieren, wobei der Teilsatz von Bits einen Teil der Bits oder alle Bits des durch den Fehlerkorrekturcode codierten Binärworts umfasst, und um einen korrigierten Teilsatz von Bits an einem Ausgang des Fehlerkorrektors auszugeben, falls der Fehlerkorrektor fehlerlos arbeitet; und einen Fehlerdetektor, der konfiguriert ist, um ein Fehlerdetektoreingangsbinärwort zu empfangen, wobei das Fehlerdetektoreingangsbinärwort auf einem korrigierten codierten Binärwort basiert, das den korrigierten Teilsatz von Bits und, falls der Teilsatz nicht alle Bits in dem durch den Fehlerkorrekturcode codierten Binärworts umfasst, den verbleibenden Rest des durch den Fehlerkorrekturcode codierten Binärworts enthält, und um basierend auf dem Fehlerkorrekturcode eine Fehlererfassungsbitsequenz zu bestimmen, die anzeigt, ob das Fehlerdetektoreingangsbinärwort ein Codewort des Fehlerkorrekturcodes ist oder nicht.
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公开(公告)号：DE102013002088A1
公开(公告)日：2013-08-22
申请号：DE102013002088
申请日：2013-02-06
Applicant: INFINEON TECHNOLOGIES AG
Inventor： GOESSEL MICHAEL , ADDISON DAVID , FARRALL GLENN ASHLEY , HASTIE NEIL STUART , VILELA ANTONIO , FALLER RAINER , BREWERTON SIMON , OBERLAENDER KLAUS , RABENALT THOMAS , TRAYKOV BOYKO
IPC: G06F11/10
Abstract: Ein System und ein Verfahren für einen signaturbasierten Redundanzvergleich sehen das Empfangen eines Eingangssignals durch ein Hauptteil und das Erzeugen eines binären Ausgangssignals durch das Hauptteil, das Erzeugen eines verzögerten Eingangssignals auf der Grundlage des Eingangssignals, das Erzeugen einer ersten Ausgangssignatur auf der Grundlage des binären Ausgangssignals, das Erzeugen einer verzögerten ersten Ausgangssignatur auf der Grundlage der ersten Ausgangssignatur, das Erzeugen eines verzögerten binären Ausgangssignals auf der Grundlage des verzögerten Eingangssignals, das Erzeugen einer verzögerten zweiten Ausgangssignatur durch ein Checker-Teil auf der Grundlage des verzögerten binären Ausgangssignals, das Vergleichen der verzögerten ersten Ausgangssignatur mit der verzögerten zweiten Ausgangssignatur und das Erzeugen eines Fehlersignals vor, wobei der Zustand des Fehlersignals auf dem Vergleich basiert.
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8.发明专利
公开(公告)号：DE102011085602A1
公开(公告)日：2012-07-12
申请号：DE102011085602
申请日：2011-11-02
Applicant: INFINEON TECHNOLOGIES AG
Inventor： BACKHAUSEN ULRICH , GOESSEL MICHAEL , KERN THOMAS , LACOUTURE STEPHANE , RABENALT THOMAS
IPC: H03M13/15
Abstract: Eine Vorrichtung zum Korrigieren zumindest eines Bitfehlers in einer codierten Bitsequenz weist einen Fehlersyndromgenerator und einen Bitfehlerkorrektor auf. Der Fehlersyndromgenerator bestimmt das Fehlersyndrom einer codierten Bitsequenz, das ableitbar ist durch eine Multiplikation einer Prüfmatrix mit einer codierten Bitsequenz. Die Prüfmatrix weist eine erste Untermatrix, eine zweite Untermatrix und eine dritte Untermatrix auf, wobei jede Untermatrix eine Mehrzahl von Reihen aufweist, wobei jede Reihe eine Mehrzahl von binären Komponenten aufweist. Zumindest eine erste vordefinierte Komponente oder eine zweite vordefinierte Komponente jeder Reihe der ersten Untermatrix weist einen ersten Bitwert auf. Ferner weist die zweite Untermatrix Reihen auf, die linear unabhängig voneinander sind, und die erste vordefinierte Komponente und die zweite vordefinierte Komponente jeder Reihe der zweiten Untermatrix weisen einen gleichen zweiten Bitwert auf. Die dritte Untermatrix weist Reihen auf, die linear unabhängig voneinander sind, und die erste vordefinierte Komponente oder die zweite vordefinierte Komponente jeder Reihe der dritten Untermatrix weist den ersten Bitwert auf. Ferner ist entweder eine XOR-Summe der ersten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix gleich dem zweiten Bitwert und eine XOR-Summe der zweiten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix ist gleich dem zweiten Bitwert, falls der erste Bitwert gleich 1 ist, oder eine XNOR-Summe der ersten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix ist gleich dem zweiten Bitwert und eine XNOR-Summe der zweiten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix ist gleich dem zweiten Bitwert, falls der erste Bitwert gleich 0 ist. Außerdem ist ein Ergebnis einer Multiplikation einer Prüfmatrix und eines Testvektors gleich einem Ergebnis einer Multiplikation der zweiten Untermatrix und eines resultierenden Vektors, wobei zumindest eine Komponente des resultierenden Vektors den zweiten Bitwert aufweist. Der Bitfehlerkorrektor korrigiert einen Bitfehler in der codierten Bitsequenz basierend auf dem bestimmten Fehlersyndrom der codierten Bitsequenz.
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公开(公告)号：DE102011087634A1
公开(公告)日：2012-06-06
申请号：DE102011087634
申请日：2011-12-02
Applicant: INFINEON TECHNOLOGIES AG
Inventor： BACKHAUSEN ULRICH , GOESSEL MICHAEL , KERN THOMAS , RABENALT THOMAS
IPC: G06F11/10
Abstract: Eine Vorrichtung zum Erfassen eines Fehlers in einem codierten Binärwort weist einen Fehlerkorrektor und einen Fehlerdetektor auf. Der Fehlerkorrektor korrigiert einen korrigierbaren Bitfehler in einem fehlerhaften Teilsatz von Bits eines fehlerhaften codierten Binärworts, das durch einen Fehlerkorrekturcode codiert ist, sodass der korrigierte Teilsatz von Bits gleich einem entsprechenden Teilsatz von Bits eines Codeworts des Fehlerkorrekturcodes ist, falls der Fehlerkorrektor fehlerlos arbeitet. Ferner bestimmt der Fehlerdetektor eine Fehlererfassungsbitsequenz, die anzeigt, ob ein Fehlerdetektoreingangsbinärwort ein Codewort des Fehlerkorrekturcodes ist oder nicht. Das Fehlerdetektoreingangsbinärwort basiert auf einem korrigierten codierten Binärwort, das den korrigierten Teilsatz von Bits und maximal einen ordnungsgemäßen Teilsatz von Bits des fehlerhaften codierten Binärworts enthält.
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公开(公告)号：DE102021109391B3
公开(公告)日：2022-08-25
申请号：DE102021109391
申请日：2021-04-14
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KERN THOMAS , KLOCKMANN ALEXANDER , RABENALT THOMAS , GÖSSEL MICHAEL
Abstract: Es wird eine Lösung zur Erkennung eines Multibytefehlers in einem Codewort eines verkürzten Fehlercodes vorgeschlagen, wobei der verkürzte Fehlercode ein τ Byte-korrigierender Fehlercode ist, Bytes des Codeworts des verkürzten Fehlercodes einen ersten Bereich bestimmen und der nicht korrigierbare Multibytefehler erkannt wird, sofern mindestens eine der folgenden Bedingungen erfüllt ist: (a) mindestens ein Fehlerpositionssignal liegt nicht in dem ersten Bereich; (b) mindestens ein Fehlerpositionssignal zeigt mindestens einen Fehler aber weniger als τ Fehler in dem ersten Bereich an und es liegt kein 1-Bytefehler bis (τ- 1)-Bytefehler vor.
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