公开(公告)号：DE102007012335A1

公开(公告)日：2008-09-18

申请号：DE102007012335

申请日：2007-03-14

Applicant: INFINEON TECHNOLOGIES AG

Inventor： THEUSS HORST ,  HERNDL THOMAS ,  WEBER WERNER ,  WEITZEL JOACHIM ,  AUBURGER ALBERT

IPC: G01D11/24 ,  B60C23/04 ,  G01D11/30 ,  H01L23/28 ,  H05K7/00

公开(公告)号：DE10238300B4

公开(公告)日：2006-08-10

申请号：DE10238300

申请日：2002-08-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ZIMMERMANN MANFRED ,  DREWES CHRISTIAN ,  BECKER BURKHARD ,  HERNDL THOMAS ,  HOFSTAETTER MICHAEL ,  HAAS WOLFGANG

IPC: H04L27/01 ,  H04B1/707 ,  H04B7/26 ,  H04L27/38 ,  H04Q7/20

公开(公告)号：DE10306302A1

公开(公告)日：2004-08-26

申请号：DE10306302

申请日：2003-02-14

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HERNDL THOMAS ,  BERKMANN JENS

IPC: H03M13/00 ,  H03M13/27 ,  H03M13/29 ,  H04L1/00

Abstract: The method involves calculating a coordinate pair of a square matrix, in dependence on k. The coordinate pair is corrected to allow for fill characters (d). The transformed coordinate pair is determined from the corrected coordinate pair by matrix-coordinate transformation. A valid interleaving or de-interleaving address is calculated from the transformed coordinate pair in accordance with the writing allocation rule. Independent claims are included for : (1) an apparatus for calculating interleaving and de-interleaving addresses; (2) a turbo decoder; and (3) a turbo encoder.

公开(公告)号：DE10238841A1

公开(公告)日：2004-03-11

申请号：DE10238841

申请日：2002-08-23

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BERKMANN JENS ,  HAEUTLE ARMIN ,  HAAS WOLFGANG ,  SIMEUNOVIC SASHA ,  HODITS GERALD ,  HERNDL THOMAS

IPC: H03M13/09 ,  H04L1/00 ,  H04Q7/20 ,  H04B7/26 ,  H04L1/20

Abstract: Depending on the sequence of the decoded payload signal bits (am1, . . . , amA) and redundancy checking bits (pm1, . . . , pmL) which are produced by the Viterbi traceback, either some of these bits are inserted by means of a distribution device (1) from the front into a linear feedback shift register (10), or some of these bits are inserted by means of the distribution device (1) from the rear into a linear feedback shift register (10), or all of them are inserted into a linear feedback shift register (20) from the rear with the allocated coefficients being unchanged, or all of them are inserted into a shift register from the front with the allocated coefficients being inverted. This allows a redundancy checking process to be carried out on a transmitted data block in the shift register (10; 20) without temporary storage of the bits produced by the decoding process.

公开(公告)号：DE102013109221A1

公开(公告)日：2015-02-26

申请号：DE102013109221

申请日：2013-08-26

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOLWEG GERALD ,  PACHLER WALTHER ,  HOFER GÜNTHER ,  HERNDL THOMAS

IPC: H01Q1/22 ,  G06K19/077 ,  H01Q1/38 ,  H01Q7/00 ,  H04B5/00

Abstract: In verschiedenen Ausführungsbeispielen wird eine Chip-Anordnung (10) bereitgestellt. Die Chip-Anordnung (10) weist einen ersten Chip (14), einen zweiten Chip (18) und eine Booster-Antenne (22) auf. Der erste Chip (14) weist eine monolithisch in den ersten Chip (14) integrierte erste Antenne (16) zur Kommunikation mit einem externen Lese- und/oder Schreibgerät auf. Der zweite Chip (18) weist eine monolithisch in den zweiten Chip (18) integrierte zweite Antenne (20) zur Kommunikation mit dem externen Lese- und/oder Schreibgerät auf. Die Booster-Antenne (22) ist zum Erhöhen einer Reichweite der ersten Antenne (16) in einem ersten Koppelbereich (24) mit der ersten Antenne (16) gekoppelt und ist zum Erhöhen einer Reichweite der zweiten Antenne (20) in einem zweiten Koppelbereich (28) mit der zweiten Antenne (20) gekoppelt.

公开(公告)号：DE50306525D1

公开(公告)日：2007-03-29

申请号：DE50306525

申请日：2003-04-09

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BECKER BURKHARD ,  DREWES CHRISTIAN ,  HAAS WOLFGANG ,  HERNDL THOMAS ,  HOFSTAETTER MICHAEL ,  ZIMMERMANN MANFRED

IPC: H04B1/707

公开(公告)号：DE10316800A1

公开(公告)日：2004-11-04

申请号：DE10316800

申请日：2003-04-11

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOFSTAETTER MICHAEL ,  HAAS WOLFGANG ,  HERNDL THOMAS ,  NETRVAL FILIP ,  BECKER BURKHARD

IPC: H04B1/707

Abstract: The architecture includes a first pipeline structure including a sequence of alternating functional blocks (F1-F4) and clocked registers (R1-R4) for processing data. A second pipeline structure has a sequence of registers (R1-R4) parallel to the first registers and synchronously clocked, for transferring functional parameters for the functional blocks. Independent claims are included for a rake receiver; a scrambling- and/or canalization-code generator.

公开(公告)号：AU2003298059A1

公开(公告)日：2004-07-22

申请号：AU2003298059

申请日：2003-12-09

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOFSTATTER MICHAEL ,  ZIMMERMANN MANFRED ,  BECKER BURKHARD ,  DENK ROBERT ,  DREWES CHRISTIAN ,  HAAS WOLFGANG ,  HERNDL THOMAS

IPC: H04B1/707

公开(公告)号：DE10260653A1

公开(公告)日：2004-07-08

申请号：DE10260653

申请日：2002-12-23

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ZIMMERMANN MANFRED ,  DREWES CHRISTIAN ,  BECKER BURKHARD ,  DENK ROBERT ,  HERNDL THOMAS ,  HOFSTAETTER MICHAEL ,  HAAS WOLFGANG

IPC: H04B1/707 ,  H04L7/08

公开(公告)号：DE102013109221B4

公开(公告)日：2022-05-19

申请号：DE102013109221

申请日：2013-08-26

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOLWEG GERALD ,  PACHLER WALTHER ,  HOFER GÜNTHER ,  HERNDL THOMAS

IPC: H01Q1/22 ,  G06K19/077 ,  H01Q1/38 ,  H01Q7/00 ,  H04B5/00

Abstract: Chip-Anordnung (10), mit- einem ersten Chip (14), der eine monolithisch in den ersten Chip (14) integrierte erste Antenne (16) zur Kommunikation mit einem externen Lese- und/oder Schreibgerät aufweist,- einem zweiten Chip (18), der eine monolithisch in den zweiten Chip (18) integrierte zweite Antenne (20) zur Kommunikation mit dem externen Lese- und/oder Schreibgerät aufweist,- einer Booster-Antenne (22), die zum Erhöhen einer Reichweite der ersten Antenne (16) in einem ersten Koppelbereich (24) mit der ersten Antenne (16) gekoppelt ist und die zum Erhöhen einer Reichweite der zweiten Antenne (20) in einem zweiten Koppelbereich (28) mit der zweiten Antenne (20) gekoppelt ist,- einem Träger (12), der einen ersten Detektionsbereich (32), in dem der erste Chip (14) angeordnet ist, und einen zweiten Detektionsbereich (34), in dem der zweite Chip (18) angeordnet ist, aufweist,- bei der der erste Koppelbereich (24) bei dem ersten Detektionsbereich (32) ausgebildet ist und bei der der zweite Koppelbereich (28) bei dem zweiten Detektionsbereich (34) angeordnet ist, und- bei der der erste Chip (14) und der zweite Chip (18) jeweils mindestens einen in den Chip monolithisch integrierten Sensor aufweisen.