公开(公告)号：DE112005000704B4

公开(公告)日：2012-08-30

申请号：DE112005000704

申请日：2005-03-28

Applicant: INTEL CORP

Inventor： LINDERT NICK ,  CEA STEPHEN M

IPC: H01L29/786 ,  H01L21/336

Abstract: Halbleitervorrichtung, umfassend: einen verspannten Halbleiterkörper (208) in Kontakt mit einer Halbleitersubstratschicht (202), wobei der verspannte Halbleiterkörper (208) eine obere Oberfläche (209) und seitlich sich gegenüberliegende Seitenwände (211) umfaßt und eine von der Gitterkonstante des Halbleitersubstrats (202) verschiedene Gitterkonstante aufweist; eine Halbleiterdeckschicht (210), die auf der oberen Oberfläche (209) und an den Seitenwänden (211) des verspannten Halbleiterkörpers (208) ausgebildet ist und eine von der Gitterkonstante des verspannten Halbleiterkörpers (208) verschiedene Gitterkonstante aufweist; eine dielektrische Gate-Schicht (212), die auf der Halbleiterdeckschicht (210) auf der oberen Oberfläche (209) und an den Seitenwänden (211) des verspannten Halbleiterkörpers (208) ausgebildet ist; eine Gate-Elektrode (214) mit zwei seitlich sich gegenüberliegenden Seitenwänden (216), die auf der und um die dielektrische Gate-Schicht (212) ausgebildet sind; und ein Paar Source-/Drain-Regionen (218), das in dem verspannten Halbleiterkörper (208) an sich gegenüberliegenden Seiten der Gate-Elektrode (214) gebildet ist.

公开(公告)号：DE112005000704T5

公开(公告)日：2007-09-06

申请号：DE112005000704

申请日：2005-03-28

Applicant: INTEL CORP

Inventor： LINDERT NICK ,  CEA STEPHEN M

IPC: H01L29/786 ,  H01L21/336

Abstract: A method of a bulk tri-gate transistor having stained enhanced mobility and its method of fabrication. The present invention is a nonplanar transistor having a strained enhanced mobility and its method of fabrication. The transistor has a semiconductor body formed on a semiconductor substrate wherein the semiconductor body has a top surface on laterally opposite sidewalls. A semiconductor capping layer is formed on the top surface and on the sidewalls of the semiconductor body. A gate dielectric layer is formed on the semiconductor capping layer on the top surface of a semiconductor body and is formed on the capping layer on the sidewalls of the semiconductor body. A gate electrode having a pair of laterally opposite sidewalls is formed on and around the gate dielectric layer. A pair of source/drain regions are formed in the semiconductor body on opposite sides of the gate electrode.

公开(公告)号：DE112013005625B4

公开(公告)日：2025-03-13

申请号：DE112013005625

申请日：2013-06-26

Applicant: INTEL CORP

Inventor： GLASS GLENN A ,  AUBERTINE DANIEL B ,  MURTHY ANAND S ,  THAREJA GAURAV ,  CEA STEPHEN M

IPC: H10D30/01 ,  H10D30/60

Abstract: Verfahren, das Folgendes umfasst:Bereitstellen (1102) eines Halbleitersubstrats, das einen Kanalkörper einer Transistorvorrichtung aufweist, der auf dem Halbleitersubstrat angeordnet ist, wobei der Kanalkörper Silizium umfasst;Bilden (1106) einer Umhüllungsschicht, die Germanium umfasst, auf dem Kanalkörper;Bilden (1108) einer Deckschicht auf der Umhüllungsschicht; undTempern (1110) des Kanalkörpers, um zu bewirken, dass das Germanium in den Kanalkörper diffundiert, wobei das Bilden (1108) der Deckschicht auf der Umhüllungsschicht vor dem Tempern des Kanalkörpers und das Tempern des Kanalkörpers mit der auf der Umhüllungsschicht angeordneten Deckschicht ausgeführt wird.

公开(公告)号：DE102019122949A1

公开(公告)日：2020-04-02

申请号：DE102019122949

申请日：2019-08-27

Applicant: INTEL CORP

Inventor： CEA STEPHEN M ,  GHANI TAHIR ,  MURTHY ANAND S ,  GUHA BISWAJEET

IPC: H01L27/092 ,  H01L21/8238

Abstract: Fertigungstechniken für NMOS- und PMOS-Nanodrähte, die einen isolierten Prozessfluss für NMOS- und PMOS-Nanodrähte einsetzen, erleichtern eine unabhängige (entkoppelte) Abstimmung/Variation der jeweiligen Geometrien (d. h. Dimensionierung) und der chemischen Zusammensetzung von NMOS- und PMOS-Nanodrähten, die in demselben Prozess existieren. Diese unabhängig abstimmbaren Freiheitsgrade werden aufgrund von hier offenbarten Fertigungstechniken erreicht, die die Fähigkeit zum individuellen Anpassen der Breite der NMOS- und PMOS-Nanodrähte sowie der allgemeinen Zusammensetzung des Materials, das diese Nanodrähte bildet, unabhängig voneinander ermöglicht. In dem Zusammenhang von nanodrahtbasierten Halbleitern, bei denen NMOS- und PMOS-Nanodrähte als Kanal-, Drain- und Source-Gebiete für NMOS- bzw. PMOS-Nanodraht-Transistoren eingebunden werden, erleichtert eine unabhängige Abstimmung der NMOS- und PMOS-Nanodrähte eine unabhängige Abstimmung von Kurzkanaleffekten, einer Gate-Ansteuerung, der Breite der Transistortotraumkapazität, einer Verspannung und anderer leistungsfähigkeitsbezogener Charakteristiken assoziierter NMOS- und PMOS-Nanodraht-Transistoren.

公开(公告)号：DE112015006963T5

公开(公告)日：2018-06-21

申请号：DE112015006963

申请日：2015-09-25

Applicant: INTEL CORP

Inventor： LILAK AARON D ,  AVCI UYGAR E ,  KENCKE DAVID L ,  MORROW PATRICK ,  FOLEY KERRYANN ,  CEA STEPHEN M ,  MEHANDRU RISHABH

IPC: H01L27/12

Abstract: Techniken und Mechanismen, um für eine Komponente einer integrierten Schaltungsvorrichtung Isolation bereitzustellen. In einer Ausführungsform werden Strukturen einer Schaltungskomponente in oder auf einer ersten Seite eines Halbleitersubstrats ausgebildet, wobei die Strukturen ein erstes dotiertes Gebiet, ein zweites dotiertes Gebiet und ein drittes Gebiet zwischen dem ersten dotierten Gebiet und dem zweiten dotierten Gebiet aufweisen. Im Substrat ist eine Isolationsstruktur ausgebildet, in der Nähe der Schaltungskomponentenstrukturen, die lateral beschränkt ist, um nur teilweise von einer Position unter der Schaltungskomponente in Richtung einer Kante des Substrats zu verlaufen. In einer anderen Ausführungsform wird eine zweite Seite des Substrats gegenüber der ersten Seite durch Ausdünnen freigelegt, um das Substrat von einem Wafer zu bilden. Ein solches Ausdünnen ermöglicht ein nachfolgendes Bearbeiten der Rückseite, um in der zweiten Seite eine Vertiefung zu bilden und die Isolationsstruktur in der Vertiefung abzulagern.

公开(公告)号：DE112013005625T5

公开(公告)日：2015-09-24

申请号：DE112013005625

申请日：2013-06-26

Applicant: INTEL CORP

Inventor： GLASS GLENN A ,  CEA STEPHEN M ,  AUBERTINE DANIEL B ,  MURTHY ANAND S ,  THAREJA GAURAV

IPC: H01L21/336 ,  H01L29/78

Abstract: Ausführungsformen der vorliegenden Offenbarung stellen Techniken und Konfigurationen bereit, die zu der Umsetzung von dünnen Transistorelementen von Silicium (Si) zu Silicium-Germanium (SiGe) gehören. In einer Ausführungsform enthält ein Verfahren das Bereitstellen eines Halbleitersubstrats, das einen Kanalkörper einer Transistorvorrichtung aufweist, der auf dem Halbleitersubstrat angeordnet ist, wobei der Kanalkörper Silicium umfasst, Bilden einer Umhüllungsschicht, die Germanium umfasst, auf dem Kanalkörper, und Tempern des Kanalkörpers, um zu bewirken, dass das Germanium in den Kanalkörper diffundiert. Andere Ausführungsformen können beschrieben und/oder beansprucht sein.

公开(公告)号：GB2523684A

公开(公告)日：2015-09-02

申请号：GB201510003

申请日：2013-06-26

Applicant: INTEL CORP

Inventor： GLASS GLENN A ,  AUBERTINE DANIEL B ,  MURTHY ANAND ,  THAREJA GAURAV ,  CEA STEPHEN M

IPC: H01L21/8234 ,  H01L29/78

Abstract: Embodiments of the present disclosure provide techniques and configurations associated with conversion of thin transistor elements from silicon (Si) to silicon germanium (SiGe). In one embodiment, a method includes providing a semiconductor substrate having a channel body of a transistor device disposed on the semiconductor substrate, the channel body comprising silicon, forming a cladding layer comprising germanium on the channel body, and annealing the channel body to cause the germanium to diffuse into the channel body. Other embodiments may be described and/or claimed.

公开(公告)号：HK1072663A1

公开(公告)日：2005-09-02

申请号：HK05105417

申请日：2005-06-29

Applicant: INTEL CORP

Inventor： HOFFMANN THOMAS ,  CEA STEPHEN M ,  GILES MARTIN D

IPC: H01L20090101 ,  H01L21/28 ,  H01L29/10 ,  H01L29/49

Abstract: There is disclosed an apparatus including a substrate (105, 115) defining an interior of the apparatus, a device exterior to the substrate including a gate electrode (130, 132), and a straining layer (213, 214) exterior to the gate electrode and exterior to the substrate.

公开(公告)号：EP2878013A4

公开(公告)日：2015-12-30

申请号：EP13822277

申请日：2013-06-12

Applicant: INTEL CORP

Inventor： CEA STEPHEN M ,  MURTHY ANAND S ,  GLASS GLENN A ,  AUBERTINE DANIEL B ,  GHANI TAHIR ,  KAVALIEROS JACK T ,  KOTLYAR ROZA

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/10 ,  H01L29/165

CPC classification number: H01L29/1054 ,  H01L21/76224 ,  H01L29/06 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/16 ,  H01L29/161 ,  H01L29/165 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/66818 ,  H01L29/785 ,  H01L29/7851

Abstract: Techniques are disclosed for incorporating high mobility strained channels into fin-based transistors (e.g., FinFETs such as double-gate, trigate, etc), wherein a stress material is cladded onto the channel area of the fin. In one example embodiment, silicon germanium (SiGe) is cladded onto silicon fins to provide a desired stress, although other fin and cladding materials can be used. The techniques are compatible with typical process flows, and the cladding deposition can occur at a plurality of locations within the process flow. In some cases, the built-in stress from the cladding layer may be enhanced with a source/drain stressor that compresses both the fin and cladding layers in the channel. In some cases, an optional capping layer can be provided to improve the gate dielectric/semiconductor interface. In one such embodiment, silicon is provided over a SiGe cladding layer to improve the gate dielectric/semiconductor interface.

公开(公告)号：EP2517254A4

公开(公告)日：2013-10-02

申请号：EP10843439

申请日：2010-12-02

Applicant: INTEL CORP

Inventor： CEA STEPHEN M ,  MEHANDRU RISHABH ,  SHIFREN LUCIAN ,  KUHN KELIN

IPC: H01L29/78 ,  H01L29/417 ,  H01L29/66

CPC classification number: H01L29/785 ,  H01L29/41791 ,  H01L29/66795 ,  H01L29/7848 ,  H01L2029/7858