公开(公告)号：DE112013006525T5

公开(公告)日：2015-10-15

申请号：DE112013006525

申请日：2013-03-15

Applicant: INTEL CORP

Inventor： SUNG SEUNG HOON ,  KIM SEIYON ,  KUHN KELIN ,  RACHMADY WILLY ,  KAVALIEROS JACK

IPC: H01L29/78 ,  H01L21/336

Abstract: Eine Nanodrahtvorrichtung der vorliegenden Beschreibung kann durch das Integrieren zumindest einer Hartmaske während der Fertigung von zumindest einem Nanodrahttransistor hergestellt werden, um den Schutz eines obersten Kanalnanodrahtes vor Schädigung durch Fertigungsverfahren, wie z. B. jenen, die Teil eines Replacement-Metal-Gate-Verfahrens und/oder des Nanodraht-Freisetzungsverfahrens sind, zu unterstützen. Die Verwendung zumindest einer Hartmaske kann im Erhalt eines im Wesentlichen unbeschädigten obersten Kanalnanodrahtes in einem Nanodrahttransistor mit mehreren übereinander gelagerten Schichten resultieren, wodurch die Einheitlichkeit der Kanalnanodrähte und die Zuverlässigkeit des gesamten Nanodrahttransistors mit mehreren übereinander gelagerten Schichten verbessert werden.

公开(公告)号：WO2011087605A3

公开(公告)日：2011-11-17

申请号：PCT/US2010058670

申请日：2010-12-02

Applicant: INTEL CORP ,  CEA STEPHEN M ,  MEHANDRU RISHABH ,  SHIFREN LUCIAN ,  KUHN KELIN

Inventor： CEA STEPHEN M ,  MEHANDRU RISHABH ,  SHIFREN LUCIAN ,  KUHN KELIN

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/785 ,  H01L29/41791 ,  H01L29/66795 ,  H01L29/7848 ,  H01L2029/7858

Abstract: A semiconductor device comprises a substrate and a semiconductor body formed on the substrate. The semiconductor body comprises a source region; and a drain region. The source region or the drain region, or combinations thereof, comprises a first side surface, a second side surface, and a top surface. The first side surface is opposite the second side surface, the top surface is opposite the bottom surface. The source region or the drain region, or combinations thereof, comprise a metal layer formed on the substantially all of the first side surface, substantially all of the second side surface, and the top surface.

Abstract translation: 一种半导体器件包括衬底和在衬底上形成的半导体主体。 该半导体主体包括源极区域; 和漏极区域。 源极区域或漏极区域或其组合包括第一侧表面，第二侧表面和顶表面。 第一侧表面与第二侧表面相对，顶表面与底表面相对。 源极区域或漏极区域或其组合包括形成在基本上全部第一侧表面，基本上全部第二侧表面和顶表面上的金属层。

公开(公告)号：DE112013006642T5

公开(公告)日：2015-11-05

申请号：DE112013006642

申请日：2013-03-14

Applicant: INTEL CORP

Inventor： KUHN KELIN ,  KIM SEIYON ,  RIOS RAFAEL ,  ARMSTRONG MARK

IPC: H01L29/78 ,  H01L21/336

Abstract: Eine Nanodraht-Vorrichtung nach der vorliegenden Beschreibung kann eine hoch dotierte Unterschicht aufweisen, die zwischen mindestens einem Nanodraht-Transistor und dem Mikroelektronik-Substrat ausgebildet ist, auf dem die Nanodraht-Transistoren ausgebildet sind, wobei die hoch dotierte Unterschicht eine Leckage und hohe Gate-Kapazität verringern oder im Wesentlichen eliminieren kann, die an einem unteren Abschnitt der Gate-Struktur der Nanodraht-Transistoren auftreten können. Da die Ausbildung der hoch dotierten Unterschicht zu einer Gate-induzierten Drain-Leckage an einer Schnittstelle zwischen Source-Strukturen und Drain-Strukturen der Nanodraht-Transistoren führen kann, kann eine dünne Schicht von undotiertem oder niedrig dotiertem Material zwischen der hoch dotierten Unterschicht und den Nanodraht-Transistoren ausgebildet werden.

公开(公告)号：DE112013006479T5

公开(公告)日：2015-11-12

申请号：DE112013006479

申请日：2013-03-14

Applicant: INTEL CORP

Inventor： PAWASHE CHYTRA ,  KIM RASEONG ,  KIM SEIYON ,  KUHN KELIN ,  MANIPATRUNI SASIKANTH ,  RIOS RAFAEL ,  YOUNG IAN A ,  LIN KEVIN ,  CHAUDHRY ANURAG

IPC: H01L29/00 ,  B81B7/00

Abstract: Mechanische Schaltvorrichtungen auf Nanodrahtbasis werden beschrieben. Ein Nanodraht-Relais umfasst beispielsweise einen Nanodraht, der in einem Leerraum angeordnet ist, der über einem Substrat angeordnet ist. Der Nanodraht weist einen verankerten Abschnitt und einen aufgehängten Abschnitt auf. Eine erste Gateelektrode ist benachbart zum Leerraum angeordnet und ist vom Nanodraht beabstandet. Ein erster leitfähiger Bereich ist benachbart zur ersten Gateelektrode und benachbart zum Leerraum angeordnet und ist vom Nanodraht beabstandet.

公开(公告)号：DE112013006527T5

公开(公告)日：2015-10-15

申请号：DE112013006527

申请日：2013-03-15

Applicant: INTEL CORP

Inventor： KIM SEIYON ,  AUBERTINE DANIEL B ,  KUHN KELIN ,  MURTHY ANAND

IPC: H01L29/78 ,  H01L21/336

Abstract: Eine Nanodrahtvorrichtung gemäß der vorliegenden Beschreibung kann hergestellt werden, wobei zumindest ein Unterschicht-Ätzstopp integriert wird, der im Zuge der Fertigung zumindest eines Nanodrahttransistors ausgebildet wird, um den Schutz von Source-Strukturen und/oder Drain-Strukturen vor Schäden, die aus Fertigungsverfahren resultieren können, zu unterstützen. Der Unterschicht-Ätzstopp kann eine Beschädigung von Source- und/oder Drain-Strukturen verhindern, wenn das zur Fertigung von Source-Strukturen und/oder Drain-Strukturen verwendete Material anfällig dafür ist, durch die Verfahren, die zur Entfernung der Opfermaterialien eingesetzt werden, ebenfalls geätzt zu werden, d. h. wenig selektiv in Bezug auf die Source-Struktur- und/oder Drain-Struktur-Materialien ist, so dass ein potenzieller Kurzschluss zwischen den Transistor-Gate-Elektroden und den für die Source-Strukturen und/oder Drain-Strukturen ausgebildeten Kontakten verhindert werden kann.

公开(公告)号：SG11201505765SA

公开(公告)日：2015-08-28

申请号：SG11201505765S

申请日：2013-03-15

Applicant: INTEL CORP ,  KIM SEIYON ,  AUBERTINE DANIEL ,  KUHN KELIN ,  MURTHY ANAND

Inventor： KIM SEIYON ,  AUBERTINE DANIEL ,  KUHN KELIN ,  MURTHY ANAND

IPC: H01L29/78 ,  H01L21/336

公开(公告)号：EP2517254A4

公开(公告)日：2013-10-02

申请号：EP10843439

申请日：2010-12-02

Applicant: INTEL CORP

Inventor： CEA STEPHEN M ,  MEHANDRU RISHABH ,  SHIFREN LUCIAN ,  KUHN KELIN

IPC: H01L29/78 ,  H01L29/417 ,  H01L29/66

CPC classification number: H01L29/785 ,  H01L29/41791 ,  H01L29/66795 ,  H01L29/7848 ,  H01L2029/7858

公开(公告)号：EP3053185A4

公开(公告)日：2017-05-17

申请号：EP13894996

申请日：2013-10-03

Applicant: INTEL CORP

Inventor： KIM SEIYON ,  SIMON DANIEL ,  RAHHAL-ORABI NADIA ,  LIM CHUL-HYUN ,  KUHN KELIN

IPC: H01L21/336 ,  H01L29/06 ,  H01L29/775 ,  H01L29/78

CPC classification number: H01L29/78696 ,  B82Y10/00 ,  H01L21/02603 ,  H01L21/823807 ,  H01L27/0886 ,  H01L27/092 ,  H01L29/0649 ,  H01L29/0669 ,  H01L29/0673 ,  H01L29/161 ,  H01L29/165 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/66553 ,  H01L29/6656 ,  H01L29/66742 ,  H01L29/66795 ,  H01L29/775 ,  H01L29/785 ,  H01L29/78618 ,  H01L29/78651 ,  H01L29/78684

Abstract: A nanowire transistor of the present description may be produced with internal spacers formed by using sacrificial spacers during the fabrication thereof. Once the nanowire transistor is formed, the sacrificial spacers, which are position between the transistor gate and the source and drains (respectively), may be removed. The sacrificial material between channel nanowires of the nanowire transistor may then be removed and a dielectric material may be deposited to fill the spaces between the channel nanowires. The dielectric material not between the channel nanowires may be removed to form the internal spacers. External spacers, which are position between the transistor gate and the source and drains (respectively), may then be formed adjacent the internal spacers and transistor channel nanowires.

Abstract translation: 本说明书的纳米线晶体管可以通过在制造期间使用牺牲间隔物形成的内部间隔物来制造。 一旦纳米线晶体管形成，位于晶体管栅极和源极之间的牺牲间隔物和（分别）漏极可以被去除。 纳米线晶体管的沟道纳米线之间的牺牲材料然后可以被去除，并且可以沉积电介质材料以填充沟道纳米线之间的空间。 不在沟道纳米线之间的电介质材料可被去除以形成内部间隔物。 然后可以在内部隔离物和晶体管沟道纳米线附近形成位于晶体管栅极与源极和漏极（分别）之间的外部隔离物。

公开(公告)号：EP3050079A4

公开(公告)日：2017-06-28

申请号：EP13894549

申请日：2013-09-26

Applicant: INTEL CORP

Inventor： RIOS RAFAEL ,  KOTLYAR ROZA ,  KUHN KELIN

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/165 ,  H01L29/78

CPC classification number: H01L29/7848 ,  H01L21/02532 ,  H01L21/02535 ,  H01L21/28512 ,  H01L29/0847 ,  H01L29/165 ,  H01L29/401 ,  H01L29/41725 ,  H01L29/45 ,  H01L29/66477 ,  H01L29/66795

Abstract: Methods of forming a strained channel device utilizing dislocations disposed in source/drain structures are described. Those methods/structures may include forming a source/drain region in a substrate of a device, and forming an alloy in the source/drain region, wherein the alloy comprises a material that decreases a band gap between source/drain contacts and the source/drain regions to substantially zero. The embodiments herein reduce an external parasitic resistance of the device.

Abstract translation: 描述了利用设置在源极/漏极结构中的位错形成应变沟道器件的方法。 那些方法/结构可以包括在器件的衬底中形成源极/漏极区域，以及在源极/漏极区域中形成合金，其中该合金包括减小源极/漏极接触与源极/漏极接触之间的带隙的材料， 漏区基本为零。 本文中的实施例减少装置的外部寄生电阻。

公开(公告)号：EP3087588A4

公开(公告)日：2017-08-09

申请号：EP13900562

申请日：2013-12-27

Applicant: INTEL CORP

Inventor： SUNG SEUNG HOON ,  TURKOT ROBERT B JR ,  MURTHY ANAND ,  KIM SEIYON ,  KUHN KELIN

IPC: H01L21/3065 ,  H01L21/336 ,  H01L21/67 ,  H01L29/06 ,  H01L29/423 ,  H01L29/66

CPC classification number: H01L29/6681 ,  H01L21/3065 ,  H01L21/67069 ,  H01L29/0673 ,  H01L29/42392

Abstract: The present disclosure relates to a method of etching sacrificial material. The method includes supplying a semiconductor substrate in a reaction chamber, wherein the substrate includes a channel disposed on the substrate and a sacrificial layer disposed on at least a portion of the channel. The method further includes supplying an interhalogen vapor to the reaction chamber, etching at least a portion of the sacrificial layer with the interhalogen vapor and exposing at least a portion of said channel from under the sacrificial layer.

Abstract translation: 本公开涉及一种蚀刻牺牲材料的方法。 该方法包括在反应室中供应半导体衬底，其中衬底包括设置在衬底上的沟道和设置在沟道的至少一部分上的牺牲层。 该方法进一步包括向反应室供应卤素间蒸气，用间卤素蒸气蚀刻至少一部分牺牲层，并从牺牲层下面暴露至少一部分所述沟道。