公开(公告)号：KR20180018497A

公开(公告)日：2018-02-21

申请号：KR20177032875

申请日：2015-06-17

Applicant: INTEL CORP

Inventor： MEHANDRU RISHABH ,  MORROW PATRICK ,  KUMAR RANJITH ,  WEBER CORY E ,  KIM SEIYON ,  CEA STEPHEN M ,  GHANI TAHIR

IPC: H01L27/06 ,  H01L21/822 ,  H01L21/8238 ,  H01L29/78

CPC classification number: H01L29/78 ,  H01L21/8221 ,  H01L21/823821 ,  H01L27/0688

Abstract: 반도체디바이스의면적스케일링을위한수직집적방식및 회로요소아키텍쳐가설명된다. 한예에서, 인버터구조물은상위영역및 하위영역으로수직으로분리된반도체핀을포함한다. 제1 복수의게이트구조물은반도체핀의상위영역을제어하기위해포함된다. 제2 복수의게이트구조물은반도체핀의하위영역을제어하기위해포함된다. 제2 복수의게이트구조물은제1 복수의게이트구조물의도전형과는반대의도전형을갖는다.

Abstract translation: 描述了用于半导体器件的面积缩放的垂直集成方案和电路元件体系结构。 在一个示例中，逆变器结构包括垂直分离成上部区域和下部区域的半导体引脚。 包括第一多个栅极结构以控制半导体鳍的上部区域。 包括第二多个栅极结构以控制半导体鳍的子区域。 第二多个栅极结构具有与第一多个栅极结构的导电性相反的导电性。

公开(公告)号：WO2009012053A3

公开(公告)日：2009-03-12

申请号：PCT/US2008068855

申请日：2008-06-30

Applicant: INTEL CORP ,  RIOS RAFAEL ,  KAVALIEROS JACK T ,  CEA STEPHEN M

Inventor： RIOS RAFAEL ,  KAVALIEROS JACK T ,  CEA STEPHEN M

IPC: H01L21/336 ,  H01L21/3205

CPC classification number: H01L29/66795 ,  H01L29/785

Abstract: A method of forming an isolated tri-gate semiconductor body comprises patterning a bulk substrate to form a fin structure, depositing an insulating material around the fin structure, recessing the insulating material to expose a portion of the fin structure that will be used for the tri-gate semiconductor body, depositing a nitride cap over the exposed portion of the fin structure to protect the exposed portion of the fin structure, and carrying out a thermal oxidation process to oxidize an unprotected portion of the fin structure below the nitride cap. The oxidized portion of the fin isolates the semiconductor body that is being protected by the nitride cap. The nitride cap may then be removed. The thermal oxidation process may comprise annealing the substrate at a temperature between around 900°C and around 1100°C for a time duration between around 0.5 hours and around 3 hours.

Abstract translation: 一种形成隔离的三栅极半导体主体的方法包括：图案化体衬底以形成鳍状结构;在鳍状结构周围沉积绝缘材料;使绝缘材料凹陷以暴露将用于三端口的鳍状结构的一部分 在所述鳍结构的暴露部分上沉积氮化物帽以保护所述鳍结构的暴露部分，并且执行热氧化工艺以氧化所述氮化物帽下方的所述鳍结构的未受保护部分。 鳍状物的氧化部分隔离被氮化物帽保护的半导体主体。 然后可以去除氮化物帽。 热氧化工艺可以包括在约900℃和约1100℃之间的温度下退火衬底约0.5小时至约3小时之间的持续时间。

公开(公告)号：WO2011087605A3

公开(公告)日：2011-11-17

申请号：PCT/US2010058670

申请日：2010-12-02

Applicant: INTEL CORP ,  CEA STEPHEN M ,  MEHANDRU RISHABH ,  SHIFREN LUCIAN ,  KUHN KELIN

Inventor： CEA STEPHEN M ,  MEHANDRU RISHABH ,  SHIFREN LUCIAN ,  KUHN KELIN

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/785 ,  H01L29/41791 ,  H01L29/66795 ,  H01L29/7848 ,  H01L2029/7858

Abstract: A semiconductor device comprises a substrate and a semiconductor body formed on the substrate. The semiconductor body comprises a source region; and a drain region. The source region or the drain region, or combinations thereof, comprises a first side surface, a second side surface, and a top surface. The first side surface is opposite the second side surface, the top surface is opposite the bottom surface. The source region or the drain region, or combinations thereof, comprise a metal layer formed on the substantially all of the first side surface, substantially all of the second side surface, and the top surface.

Abstract translation: 一种半导体器件包括衬底和在衬底上形成的半导体主体。 该半导体主体包括源极区域; 和漏极区域。 源极区域或漏极区域或其组合包括第一侧表面，第二侧表面和顶表面。 第一侧表面与第二侧表面相对，顶表面与底表面相对。 源极区域或漏极区域或其组合包括形成在基本上全部第一侧表面，基本上全部第二侧表面和顶表面上的金属层。

公开(公告)号：WO2009079159A2

公开(公告)日：2009-06-25

申请号：PCT/US2008084344

申请日：2008-11-21

Applicant: INTEL CORP ,  RAKSHIT TITASH ,  GILES MARTIN D ,  GHANI TAHIR ,  MURTHY ANAND ,  CEA STEPHEN M

Inventor： RAKSHIT TITASH ,  GILES MARTIN D ,  GHANI TAHIR ,  MURTHY ANAND ,  CEA STEPHEN M

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823437 ,  H01L21/26506 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/785

Abstract: A transistor structure that increases uniaxial compressive stress on the channel region of a tri-gate transistor comprises at least two semiconductor bodies formed on a substrate, each semiconductor body having a pair of laterally opposite sidewalls and a top surface, a common source region formed on one end of the semiconductor bodies, wherein the common source region is coupled to all of the at least two semiconductor bodies, a common drain region formed on another end of the semiconductor bodies, wherein the common drain region is coupled to all of the at least two semiconductor bodies, and a common gate electrode formed over the at least two semiconductor bodies, wherein the common gate electrode provides a gate electrode for each of the at least two semiconductor bodies and wherein the common gate electrode has a pair of laterally opposite sidewalls that are substantially perpendicular to the sidewalls of the semiconductor bodies.

Abstract translation: 一种增加三栅极晶体管的沟道区上的单轴压缩应力的晶体管结构包括至少两个形成在衬底上的半导体本体，每个半导体本体具有一对横向相对的侧壁和顶表面，形成在其上的公共源极区 半导体本体的一端，其中公共源极区域耦合到所有至少两个半导体本体;公共漏极区域，形成在半导体本体的另一端上，其中公共漏极区域耦合到所有的至少一个 两个半导体本体以及形成在所述至少两个半导体本体上方的公共栅电极，其中所述公共栅电极为所述至少两个半导体本体中的每一个提供栅电极，并且其中所述公共栅电极具有一对横向相对的侧壁， 基本垂直于半导体本体的侧壁。

公开(公告)号：WO2012074872A3

公开(公告)日：2012-10-04

申请号：PCT/US2011062059

申请日：2011-11-23

Applicant: INTEL CORP ,  KUHN KELIN J ,  KIM SEIYON ,  RIOS RAFAEL ,  CEA STEPHEN M ,  GILES MARTIN D ,  CAPPELLANI ANNALISA ,  RAKSHIT TITASH ,  CHANG PETER ,  RACHMADY WILLY

Inventor： KUHN KELIN J ,  KIM SEIYON ,  RIOS RAFAEL ,  CEA STEPHEN M ,  GILES MARTIN D ,  CAPPELLANI ANNALISA ,  RAKSHIT TITASH ,  CHANG PETER ,  RACHMADY WILLY

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/0673 ,  B82Y10/00 ,  H01L21/76224 ,  H01L27/0922 ,  H01L27/1203 ,  H01L29/0676 ,  H01L29/1033 ,  H01L29/16 ,  H01L29/165 ,  H01L29/41733 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/66742 ,  H01L29/66795 ,  H01L29/775 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/78618 ,  H01L29/78654 ,  H01L29/78684 ,  H01L29/78696

Abstract: Methods of forming microelectronic structures are described. Embodiments of those methods include forming a nanowire device comprising a substrate comprising source/drain structures adjacent to spacers, and nanowire channel structures disposed between the spacers, wherein the nanowire channel structures are vertically stacked above each other.

Abstract translation: 描述形成微电子结构的方法。 这些方法的实施例包括形成纳米线装置，其包括基板，该基板包括与间隔物相邻的源极/漏极结构，以及设置在间隔物之间​​的纳米线通道结构，其中纳米线通道结构在彼此之上垂直堆叠。

公开(公告)号：WO2012040075A3

公开(公告)日：2012-06-07

申请号：PCT/US2011052084

申请日：2011-09-19

Applicant: INTEL CORP ,  CEA STEPHEN M ,  KOTLYAR ROZA ,  KAVALIEROS JACK T ,  GILES MARTIN D ,  GHANI TAHIR ,  KUHN KELIN J ,  KUHN MARKUS ,  ZELICK NANCY M

Inventor： CEA STEPHEN M ,  KOTLYAR ROZA ,  KAVALIEROS JACK T ,  GILES MARTIN D ,  GHANI TAHIR ,  KUHN KELIN J ,  KUHN MARKUS ,  ZELICK NANCY M

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7848 ,  H01L29/1054 ,  H01L29/66795 ,  H01L29/7849 ,  H01L29/785

Abstract: A method and a device made according to the method. The method comprises providing a substrate including a first material, and providing a fin including a second material, the fin being disposed on the substrate and having a device active portion, the first material and the second material presenting a lattice mismatch between respective crystalline structures thereof. Providing the fin includes providing a biaxially strained film including the second material on the substrate; and removing parts of the biaxially strained film to form a substantially uniaxially strained fin therefrom.

Abstract translation: 根据该方法制造的方法和装置。 该方法包括提供包括第一材料的基底，并且提供包括第二材料的翅片，所述翅片设置在所述基底上并且具有器件活性部分，所述第一材料和所述第二材料在其各自的结晶结构之间呈现晶格失配 。 提供散热片包括在基板上提供包括第二材料的双轴应变膜; 并除去双轴应变膜的部分以形成基本上单轴应变的翅片。

公开(公告)号：EP3084812A4

公开(公告)日：2017-08-09

申请号：EP13899638

申请日：2013-12-16

Applicant: INTEL CORP

Inventor： CEA STEPHEN M ,  KOTLYAR ROZA ,  KENNEL HAROLD W ,  MURTHY ANAND S ,  GLASS GLENN A ,  KUHN KELIN J ,  GHANI TAHIR

IPC: H01L21/8238 ,  H01L21/84 ,  H01L27/092 ,  H01L27/12 ,  H01L29/04 ,  H01L29/10 ,  H01L29/165 ,  H01L29/66 ,  H01L29/778

CPC classification number: H01L29/1054 ,  H01L21/823807 ,  H01L21/823821 ,  H01L21/845 ,  H01L27/0924 ,  H01L27/1211 ,  H01L29/045 ,  H01L29/161 ,  H01L29/165 ,  H01L29/66431 ,  H01L29/66818 ,  H01L29/7781 ,  H01L29/7782

Abstract: Techniques and methods related to strained NMOS and PMOS devices without relaxed substrates, systems incorporating such semiconductor devices, and methods therefor may include a semiconductor device that may have both n-type and p-type semiconductor bodies. Both types of semiconductor bodies may be formed from an initially strained semiconductor material such as silicon germanium. A silicon cladding layer may then be provided at least over or on the n-type semiconductor body. In one example, a lower portion of the semiconductor bodies is formed by a Si extension of the wafer or substrate. By one approach, an upper portion of the semiconductor bodies, formed of the strained SiGe, may be formed by blanket depositing the strained SiGe layer on the Si wafer, and then etching through the SiGe layer and into the Si wafer to form the semiconductor bodies or fins with the lower and upper portions.

Abstract translation: 涉及没有松弛衬底的应变NMOS和PMOS器件的技术和方法，包含这种半导体器件的系统及其方法。

公开(公告)号：EP2920815A4

公开(公告)日：2016-10-12

申请号：EP13854345

申请日：2013-06-12

Applicant: INTEL CORP

Inventor： KOTLYAR ROZA ,  CEA STEPHEN M ,  DEWEY GILBERT ,  CHU-KUNG BENJAMIN ,  AVCI UYGAR E ,  RIOS RAFAEL ,  CHAUDHRY ANURAG ,  LINTON JR THOMAS D ,  YOUNG IAN A ,  KUHN KELIN J

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/739

CPC classification number: H01L29/66977 ,  H01L27/092 ,  H01L29/045 ,  H01L29/0676 ,  H01L29/068 ,  H01L29/1054 ,  H01L29/16 ,  H01L29/161 ,  H01L29/165 ,  H01L29/20 ,  H01L29/24 ,  H01L29/267 ,  H01L29/42392 ,  H01L29/7391 ,  H01L29/7842 ,  H01L29/785 ,  H01L29/78603 ,  H01L29/78642 ,  H01L29/78684 ,  H01L29/78696

公开(公告)号：DE112015006960T5

公开(公告)日：2018-06-07

申请号：DE112015006960

申请日：2015-09-25

Applicant: INTEL CORP

Inventor： MEHANDRU RISHABH ,  MORROW PATRICK ,  FISCHER PAUL B ,  LILAK AARON D ,  CEA STEPHEN M

IPC: H01L21/8238

Abstract: Ausführungsformen der Erfindung weisen vertikal orientierte Lang-Kanal-Transistoren und Verfahren zum Ausbilden derartiger Transistoren auf. In einer Ausführungsform kann ein Verfahren zum Ausbilden eines derartigen Transistors das Ausbilden einer Finne auf einem Halbleitersubstrat aufweisen. Die Ausführungsformen können auch das Ausbilden eines Abstandshalters über einem oberen Abschnitt der Finne aufweisen, und ein unterer Abschnitt der Finne, der nicht durch den Abstandshalter abgedeckt wird, kann freigelegt werden. Die Ausführungsformen können auch das Ausbilden einer Schicht eines Gatter-Dielektrikums über dem freigelegten unteren Abschnitt der Finne aufweisen. Dann kann gemäß einer Ausführungsform eine Gatter-Elektrode abgeschieden werden. Ausführungsformen können das Freilegen eines oberen Abschnitts der Finne und das Ausbilden einer ersten Quellen-/Senken-(S-/D-, Source-/Drain-) Region in dem oberen Abschnitt der Finne aufweisen. Die zweite S-/D-Region kann durch Entfernen des Halbleitersubstrats, um einen Bodenabschnitt der Finne freizulegen, und das Ausbilden der zweiten S-/D-Region in dem Bodenabschnitt der Finne ausgebildet werden.

公开(公告)号：DE112011106023T5

公开(公告)日：2014-09-11

申请号：DE112011106023

申请日：2011-12-23

Applicant: INTEL CORP

Inventor： CEA STEPHEN M ,  CAPPELLANI ANNALISA ,  RIOS RAFAEL ,  KIM SEIYON ,  GILES MARTIN D ,  KUHN KELIN J

IPC: H01L21/336 ,  H01L29/78

Abstract: Nanodrahtstrukturen mit nicht diskreten Source- und Drain-Gebieten werden beschrieben. Zum Beispiel umfasst ein Halbleiterbauelement eine Pluralität von vertikal gestapelten Nanodrähten, die über einem Substrat angeordnet sind. Jeder Nanodraht umfasst ein diskretes Kanal-Gebiet, das im Nanodraht verfügbar ist. Ein Gateelektrodenstapel umschließt die Vielzahl der vertikal gestapelten Nanodrähte. Ein Paar aus nicht diskreten Source- und Drain-Gebieten ist auf beiden Seiten der und angrenzend an die diskreten Kanal-Gebiete einer Vielzahl der vertikal gestapelten Nanodrähte angeordnet.