公开(公告)号：WO2004109525A3

公开(公告)日：2005-01-27

申请号：PCT/US2004015978

申请日：2004-05-20

Applicant: INTEL CORP

Inventor： VOGT PETE

IPC: G06F13/42

CPC classification number: G06F13/4234

Abstract: A memory agent may include a first port and a second port, wherein the memory agent is capable of detecting the presence of another memory agent on the second port. A method may include performing a presence detect operation on a first port of a memory agent, and reporting the results of the presence detect operation through a second port of the memory agent.

Abstract translation: 存储器代理可以包括第一端口和第二端口，其中存储器代理能够检测在第二端口上存在另一存储器代理。 方法可以包括在存储器代理的第一端口上执行存在检测操作，以及通过存储器代理的第二端口报告存在检测操作的结果。

公开(公告)号：DE112012006070T5

公开(公告)日：2014-12-11

申请号：DE112012006070

申请日：2012-03-20

Applicant: INTEL CORP

Inventor： VOGT PETE

IPC: G11C7/10 ,  G06F13/14 ,  G11C7/22

Abstract: Ein Speichergerät, das auf Gerätebefehle zur Betriebssteuerung reagiert. Eine Ausführungsform des Speichergeräts umfasst ein oder mehrere Speicherelemente, ein Systemelement mit einem Speichercontroller und eine physische Schnittstelle mit Befehlseingabepins, um Befehle für das Speichergerät zu empfangen. Die Befehle umfassen Befehle für Betriebssteuerungen für das Speichergerät, wobei die Befehle einen ersten Befehl für eine Rücksetzsteuerung zum Zurücksetzen des Speichergeräts und einen zweiten Befehl für eine Taktfreigabesteuerung (CKE) zum Anhalten der internen Taktverteilung für das Speichergerät oder beides beinhalten.

公开(公告)号：DE112006001543T5

公开(公告)日：2008-04-30

申请号：DE112006001543

申请日：2006-06-22

Applicant: INTEL CORP

Inventor： VOGT PETE

IPC: G06F13/16

Abstract: A memory agent schedules local and pass-through responses according to an identifier for each response. A response file may be large enough to store responses for a maximum number of requests that may be outstanding on a memory channel. A request file may be large enough to store requests for a maximum number of requests that may be outstanding on the memory channel. The identifier for each request and/or response may be received on the same channel link as the request and/or response. Other embodiments are described and claimed.

公开(公告)号：DE112005002390T5

公开(公告)日：2007-10-11

申请号：DE112005002390

申请日：2005-11-17

Applicant: INTEL CORP

Inventor： VOGT PETE

IPC: G06F13/28 ,  G11C29/52

Abstract: Methods and apparatus for use with memory systems and memory modules are included among the embodiments. In exemplary systems, error-correction coding (ECC) data is temporally multiplexed with user data on the same data bus lines in a burst mode transfer, such that separate chips and data lines are not required to support ECC. The memory devices on the modules each contain additional indirectly addressable ECC segments associated with addressable segments of the device. The temporally multiplexed ECC data is read from and written to the indirectly addressable segment associated with the addressable data transmitted in the burst mode transfer. In some embodiments, two types of burst modes are supported, one which includes ECC data and one which does not. This allows one type of memory module to support both ECC and non-ECC systems, and in some cases to use ECC for some data and not for other data in the same system. Other embodiments are described and claimed.

公开(公告)号：DE112011105909B4

公开(公告)日：2019-05-16

申请号：DE112011105909

申请日：2011-12-02

Applicant: INTEL CORP

Inventor： VOGT PETE ,  SCHAEFER ANDRE ,  MORROW WARREN ,  HALBERT JOHN ,  KIM JIN ,  SHOEMAKER KENNETH

IPC: H01L27/10 ,  G11C5/06 ,  H01L23/52 ,  H01L27/108

Abstract: Speichergerät (100), umfassend:ein Systemelement (110) für das Speichergerät (100); undein Speicherstapel (120), der mit dem Systemelement (110) gekoppelt ist, wobei der Speicherstapel (120) eine oder mehrere Speicherchiplagenschichten (120) einschließt und jede Speicherchiplagenschicht (120) eine erste Fläche und eine zweite Fläche einschließt, und wobei die zweite Fläche jeder Speicherchiplagenschicht eine Schnittstelle (350) einschließt, um eine Vielzahl von Schnittstellenpins (375) der Speicherchiplagenschicht (129) mit einer Vielzahl von Schnittstellenpins (375) in einer ersten Fläche eines gekoppelten Elementes zu koppeln;wobei die Schnittstelle (350) jeder Speicherchiplagenschicht (120) Kopplungsstrukturen (352) umfasst, die einen Offset einer Schnittstellenverbindung zwischen jedem der Vielzahl von Schnittstellenpins (375) der Speicherchiplagenschicht (120) und einem entsprechenden Schnittstellenpin (375) einer Vielzahl von Schnittstellenpins (375) des gekoppelten Elementes bereitstellen, und wobei die Schnittstellenverbindungen der Vielzahl von Speicherchiplagenschichten (120) einen Signalpfad für jeden einer Vielzahl von Kanälen des Speichergerätes bereitstellt, und wobei die Schnittstelle von jeder Speicherchiplagenschicht (120) einen Treiber (274) umfasst, um einen oder mehrere der Vielzahl von Kanälen des Stapelspeichergeräts (100) anzusteuern.

公开(公告)号：DE112011105905B4

公开(公告)日：2016-10-06

申请号：DE112011105905

申请日：2011-12-02

Applicant: INTEL CORP

Inventor： VOGT PETE ,  SHOEMAKER KENNETH

IPC: H01L27/10 ,  H01L21/8242 ,  H01L27/108

Abstract: Speichergerät (100), das Folgendes aufweist: ein Systemelement (110) für das Speichergerät (100), wobei das Systemelement (110) eine Mehrzahl von Pads enthält, und einen Speicherstapel (120), der mit dem Systemelement (110) verbunden ist, wobei der Speicherstapel (120) eine oder mehrere Speicherchipschichten sowie eine Verbindung des Systemelements (110) und des Speicherstapels (120) aufweist, wobei die Verbindung eine Mehrzahl von Zusammenschaltungen zum Verbinden einer ersten Speicherchipschicht (130) und der Mehrzahl von Pads des Systemelements (110) aufweist, wobei für eine Einzelspeicherchipschicht in dem Speicherstapel (120) eine erste Teilmenge der Mehrzahl von Pads für eine erste Gruppe von Zusammenschaltungen zum Verbinden des Systemelements(110) und des Speicherstapels (120) verwendet wird, und wobei für zwei oder mehr Speicherchipschichten (120) in dem Speicherstapel (120) die erste Teilmenge und eine weitere, zweite Teilmenge der Mehrzahl von Pads für die erste Gruppe von Zusammenschaltungen und eine zweite Gruppe von Zusammenschaltungen zum Verbinden des Systemelements (110) und des Speicherstapels (120) verwendet werden.

公开(公告)号：GB2442625A

公开(公告)日：2008-04-09

申请号：GB0722954

申请日：2006-06-22

Applicant: INTEL CORP

Inventor： VOGT PETE

IPC: G06F13/16

Abstract: A memory agent schedules local and pass-through responses according to an identifier for each response. A response file may be large enough to store responses for a maximum number of requests that may be outstanding on a memory channel. A request file may be large enough to store requests for a maximum number of requests that may be outstanding on the memory channel. The identifier for each request and/or response may be received on the same channel link as the request and/or response. Other embodiments are described and claimed.

公开(公告)号：DE112006000349T5

公开(公告)日：2008-02-14

申请号：DE112006000349

申请日：2006-03-31

Applicant: INTEL CORP

Inventor： VOGT PETE

IPC: G06F11/10

Abstract: An apparatus includes a source for a command and an associated data. An error code generator generates an error code for the combined command and associated data, which is distributed among the command and the associated data. A transmitter then transmits the command and the associated data separately.

公开(公告)号：DE602004008067D1

公开(公告)日：2007-09-20

申请号：DE602004008067

申请日：2004-05-20

Applicant: INTEL CORP

Inventor： VOGT PETE

IPC: G06F13/42

Abstract: A memory agent may include a first port and a second port, wherein the memory agent is capable of detecting the presence of another memory agent on the second port. A method may include performing a presence detect operation on a first port of a memory agent, and reporting the results of the presence detect operation through a second port of the memory agent.

公开(公告)号：DE112017004966T5

公开(公告)日：2019-06-19

申请号：DE112017004966

申请日：2017-08-30

Applicant: INTEL CORP

Inventor： VOGT PETE

IPC: G06F11/10

Abstract: Eine Fehlerprüfung und Korrektur (Error Checking and Correction, ECC) kann erweitert werden, um die Korrektur von Speichersubarrayfehlern mittels eines ECC-Codes zu ermöglichen. Eine Speichervorrichtung weist mehrere Eingabe/Ausgabe(Input/Output, I/O)-Anschlüsse zur Verbindung mit einer externen Vorrichtung, wie beispielsweise einer Steuerung, auf. Die Speichervorrichtung weist mehrere Arrays oder Subarrays auf, die speziell auf I/O-Anschlüsse abgebildet und nicht beliebig verzweigt sind. Somit lassen sich die Datenpfade der Speichersubarrays ausschließlich zu einem speziellen I/O-Anschluss verzweigen. Der I/O-Anschluss lässt sich eindeutig einem einzelnen Speichersubarray zuordnen, oder mehrere Speichersubarrays lassen sich auf einen speziellen Anschluss abbilden. Die Abbildung erfolgt gemäß einer Codematrix, wobei ein Code der ECC-Codematrix, der dem speziellen I/O-Anschluss entspricht, dazu dient, Datenkorruptionsfehler und I/O-Fehler für den einen oder die mehreren zugeordneten Speicherarrays zu überprüfen und zu korrigieren.