公开(公告)号：EP3172635A4

公开(公告)日：2018-03-14

申请号：EP15824427

申请日：2015-06-23

Applicant: INTEL CORP

Inventor： PARTIWALA SUKETU ,  KALLURAYA PRASHANTH ,  FLEMING BRUCE ,  THAKKAR SHREEKANT ,  SHOEMAKER KENNETH ,  LAKSHMANAMURTHY SRIDHAR ,  YEHIA SAMI ,  RAY JOYDEEP

IPC: G06F1/26 ,  G06F13/14

CPC classification number: G11C5/148 ,  G06F1/189 ,  G06F1/26 ,  G06F1/32 ,  G06F1/3275 ,  Y02D10/14

Abstract: An apparatus with an ultra low power architecture is described herein. The apparatus includes a first power supply rail, wherein a plurality of subsystems are to be powered by the first power supply rail. The apparatus also includes a second power supply rail, wherein a plurality of autonomous subsystems are to be powered by the power supply rail, wherein the second power supply rail is to be always on, always available, and low power.

公开(公告)号：SG45269A1

公开(公告)日：1998-01-16

申请号：SG1996002495

申请日：1993-01-14

Applicant: INTEL CORP

Inventor： GROCHOWSKI EDWARD T ,  SHOEMAKER KENNETH

IPC: G06F9/30 ,  G06F9/38 ,  G06F9/32

Abstract: The specification discloses a method and apparatus for determining the length of variable-length instructions that appear sequentially in an instruction stream without differentiation. The apparatus may be used to facilitate parallel processing of such variable-length instructions by a computer system. The apparatus includes: a circuit for providing a boundary marker for each instruction to indicate a boundary between that instruction and another instruction in the instruction stream, a circuit for processing instructions in sequence, a circuit for determining an actual boundary of a first instruction as it is processed, a circuit for comparing the boundary marker and the actual boundary of the first instruction to determine whether they match, a circuit for updating the boundary marker of the first instruction to the actual boundary of the first instruction when the boundary value and the actual boundary of the first instruction do not match, and a circuit for indicating a boundary between the first instruction and a next instruction from the stream of instructions based on the boundary marker of the first instruction.

公开(公告)号：DE112017008337T5

公开(公告)日：2020-09-10

申请号：DE112017008337

申请日：2017-12-30

Applicant: INTEL CORP

Inventor： DOGIAMIS GEORGIOS C ,  OSTER SASHA N ,  KAMGAING TELESPHOR ,  SHOEMAKER KENNETH ,  EWY ERICH N ,  ELSHERBINI ADEL A ,  SWAN JOHANNA M

IPC: H01P3/16 ,  H01P3/13

Abstract: Ausführungsformen umfassen ein Hohlleiterbündel, einen dielektrischen Hohlleiter und ein Fahrzeug. Das Hohlleiterbündel umfasst dielektrische Hohlleiter, wobei jeder dielektrische Hohlleiter einen Dielektrikumskern und eine leitfähige Beschichtung um den Dielektrikumskern herum aufweist. Das Hohlleiterbündel weist außerdem eine Leistungsabgabeschicht, die um den dielektrischen Hohlleiter herum gebildet ist, und einen isolierenden Mantel, der das Hohlleiterbündel umschließt, auf. Das Hohlleiterbündel kann auch die Leistungsabgabeschicht als einen geflochtenen Schirm umfassen, wobei der geflochtene Schirm mindestens eines aus einer DC- und einer AC-Energieleitung bereitstellt. Das Hohlleiterbündel kann ferner einen der dielektrischen Hohlleiter umfassen, der eine DC-Erdung über ihre leitfähigen Beschichtungen bereitstellt, wobei die AC-Energieleitung den geflochtenen Schirm nicht als Referenz oder Erdung verwendet. Das Hohlleiterbündel kann umfassen, dass die Leistungsabgabeschicht von den dielektrischen Hohlleitern durch einen geflochtenen Schirm getrennt ist, wobei die Leistungsabgabeschicht eine geflochtene Leistungsabgabefolie ist.

公开(公告)号：DE4302495C2

公开(公告)日：1998-08-20

申请号：DE4302495

申请日：1993-01-29

Applicant: INTEL CORP

Inventor： GROCHOWSKI EDWARD T ,  SHOEMAKER KENNETH

IPC: G06F9/32 ,  G06F9/30 ,  G06F9/38

Abstract: The specification discloses a method and apparatus for determining the length of variable-length instructions that appear sequentially in an instruction stream without differentiation. The apparatus may be used to facilitate parallel processing of such variable-length instructions by a computer system. The apparatus includes: a circuit for providing a boundary marker for each instruction to indicate a boundary between that instruction and another instruction in the instruction stream, a circuit for processing instructions in sequence, a circuit for determining an actual boundary of a first instruction as it is processed, a circuit for comparing the boundary marker and the actual boundary of the first instruction to determine whether they match, a circuit for updating the boundary marker of the first instruction to the actual boundary of the first instruction when the boundary value and the actual boundary of the first instruction do not match, and a circuit for indicating a boundary between the first instruction and a next instruction from the stream of instructions based on the boundary marker of the first instruction.

公开(公告)号：DE112011105909B4

公开(公告)日：2019-05-16

申请号：DE112011105909

申请日：2011-12-02

Applicant: INTEL CORP

Inventor： VOGT PETE ,  SCHAEFER ANDRE ,  MORROW WARREN ,  HALBERT JOHN ,  KIM JIN ,  SHOEMAKER KENNETH

IPC: H01L27/10 ,  G11C5/06 ,  H01L23/52 ,  H01L27/108

Abstract: Speichergerät (100), umfassend:ein Systemelement (110) für das Speichergerät (100); undein Speicherstapel (120), der mit dem Systemelement (110) gekoppelt ist, wobei der Speicherstapel (120) eine oder mehrere Speicherchiplagenschichten (120) einschließt und jede Speicherchiplagenschicht (120) eine erste Fläche und eine zweite Fläche einschließt, und wobei die zweite Fläche jeder Speicherchiplagenschicht eine Schnittstelle (350) einschließt, um eine Vielzahl von Schnittstellenpins (375) der Speicherchiplagenschicht (129) mit einer Vielzahl von Schnittstellenpins (375) in einer ersten Fläche eines gekoppelten Elementes zu koppeln;wobei die Schnittstelle (350) jeder Speicherchiplagenschicht (120) Kopplungsstrukturen (352) umfasst, die einen Offset einer Schnittstellenverbindung zwischen jedem der Vielzahl von Schnittstellenpins (375) der Speicherchiplagenschicht (120) und einem entsprechenden Schnittstellenpin (375) einer Vielzahl von Schnittstellenpins (375) des gekoppelten Elementes bereitstellen, und wobei die Schnittstellenverbindungen der Vielzahl von Speicherchiplagenschichten (120) einen Signalpfad für jeden einer Vielzahl von Kanälen des Speichergerätes bereitstellt, und wobei die Schnittstelle von jeder Speicherchiplagenschicht (120) einen Treiber (274) umfasst, um einen oder mehrere der Vielzahl von Kanälen des Stapelspeichergeräts (100) anzusteuern.

公开(公告)号：DE112011106018B4

公开(公告)日：2017-08-03

申请号：DE112011106018

申请日：2011-12-23

Applicant: INTEL CORP

Inventor： TORONYI BRIAN ,  SHOEMAKER KENNETH

IPC: G11C11/4063 ,  G06F12/00 ,  G06F13/16 ,  G11C5/02 ,  G11C7/04 ,  G11C7/10 ,  G11C11/402 ,  G11C11/406 ,  G11C11/4076 ,  G11C11/4096

Abstract: Speichergerät (100), umfassend: einen Speicherstapel (270), der eine Mehrzahl von gekoppelten Speicherelementen (230–260) umfasst, wobei die Speicherelemente eine Mehrzahl von Rängen aufweisen und die Mehrzahl von Rängen einen ersten und einen zweiten Rang einschließt; und ein Logikgerät (210) mit einem Memory Controller (212); wobei der Memory Controller (212) einen Betrag der Fehlausrichtung zwischen Datensignalen in Bezug auf eine Leseanforderung für den ersten Rang und eine Leseanforderung für den zweiten Rang feststellt; und wobei der Memory Controller (212) bei der Feststellung, dass die Fehlausrichtung (620) zwischen dem ersten Rang und dem zweiten Rang größer als ein Schwellenwert (615) ist, eine Zeitverschiebung zwischen einem Datensignal für den ersten Rang und einem Datensignal für den zweiten Rang einfügt..

公开(公告)号：DE112011105905B4

公开(公告)日：2016-10-06

申请号：DE112011105905

申请日：2011-12-02

Applicant: INTEL CORP

Inventor： VOGT PETE ,  SHOEMAKER KENNETH

IPC: H01L27/10 ,  H01L21/8242 ,  H01L27/108

Abstract: Speichergerät (100), das Folgendes aufweist: ein Systemelement (110) für das Speichergerät (100), wobei das Systemelement (110) eine Mehrzahl von Pads enthält, und einen Speicherstapel (120), der mit dem Systemelement (110) verbunden ist, wobei der Speicherstapel (120) eine oder mehrere Speicherchipschichten sowie eine Verbindung des Systemelements (110) und des Speicherstapels (120) aufweist, wobei die Verbindung eine Mehrzahl von Zusammenschaltungen zum Verbinden einer ersten Speicherchipschicht (130) und der Mehrzahl von Pads des Systemelements (110) aufweist, wobei für eine Einzelspeicherchipschicht in dem Speicherstapel (120) eine erste Teilmenge der Mehrzahl von Pads für eine erste Gruppe von Zusammenschaltungen zum Verbinden des Systemelements(110) und des Speicherstapels (120) verwendet wird, und wobei für zwei oder mehr Speicherchipschichten (120) in dem Speicherstapel (120) die erste Teilmenge und eine weitere, zweite Teilmenge der Mehrzahl von Pads für die erste Gruppe von Zusammenschaltungen und eine zweite Gruppe von Zusammenschaltungen zum Verbinden des Systemelements (110) und des Speicherstapels (120) verwendet werden.

公开(公告)号：DE112011106018T5

公开(公告)日：2014-12-04

申请号：DE112011106018

申请日：2011-12-23

Applicant: INTEL CORP

Inventor： TORONYI BRIAN ,  SHOEMAKER KENNETH

IPC: G11C11/4063 ,  G11C5/02 ,  G11C11/402 ,  G11C11/406

Abstract: Leistungsdrosselung des dynamischen Speichers. Eine Ausführungsform eines Speichergeräts umfasst einen Speicherstapel, der gekoppelte Speicherelemente umfasst, wobei die Speicherelemente mehrere Ränge aufweisen und die Mehrzahl von Rängen einen ersten und einen zweiten Rang einschließt, und ein Logikgerät mit einem Memory Controller. Der Memory Controller soll eine Menge von Fehlausrichtung zwischen Datensignalen in Bezug auf eine Leseanforderung für den ersten Rang und eine Leseanforderung für den zweiten Rang feststellen und, wenn er feststellt, dass die Fehlausrichtung zwischen dem ersten Rang und dem zweiten Rang größer als ein Schwellenwert ist, soll die Speichersteuerung ein Datensignal für den ersten Rang und ein Datensignal für den zweiten Rang einfügen.

公开(公告)号：SG11201610645VA

公开(公告)日：2017-01-27

申请号：SG11201610645V

申请日：2015-06-23

Applicant: INTEL CORP

Inventor： PARTIWALA SUKETU ,  KALLURAYA PRASHANTH ,  FLEMING BRUCE ,  THAKKAR SHREEKANT ,  SHOEMAKER KENNETH ,  LAKSHMANAMURTHY SRIDHAR ,  YEHIA SAMI ,  RAY JOYDEEP

IPC: G06F1/26 ,  G06F13/14

公开(公告)号：DE112011105905T5

公开(公告)日：2014-09-11

申请号：DE112011105905

申请日：2011-12-02

Applicant: INTEL CORP

Inventor： VOGT PETE ,  SHOEMAKER KENNETH

IPC: H01L27/10 ,  H01L21/8242 ,  H01L27/108

Abstract: Gestapelter Speicher, der Veränderlichkeit bei Gerätzusammenschaltungen erlaubt. Eine Ausführungsform eines Speichergeräts weist ein Systemelement für das Speichergerät auf, wobei das Systemelement mehrere Pads enthält, und einen Speicherstapel, der mit dem Systemelement verbunden ist, wobei der Speicherstapel eine oder mehrere Speicherchipschichten hat, eine Verbindung des Systemelements und des Speicherstapels, die Zusammenschaltungen zum Verbinden einer ersten Speicherchipschicht und der Mehrzahl von Pads des Systemelements enthält. Für eine Einzelspeicherchipschicht in dem Speicherstapel wird ein erster Untersatz der Mehrzahl von Pads für eine erste Gruppe von Zusammenschaltungen für die Verbindung des Systemelements und des Speicherstapels verwendet, und für zwei oder mehr Speicherchipschichten werden der erste Untersatz und ein zusätzlicher zweiter Untersatz der Mehrzahl von Pads für die erste Gruppe von Zusammenschaltungen und eine zweite Gruppe von Zusammenschaltungen für die Verbindung des Systemelements und des Speicherstapels verwendet.