公开(公告)号：WO2004044752A3

公开(公告)日：2005-03-31

申请号：PCT/US0334439

申请日：2003-10-29

Applicant: INTEL CORP

Inventor： DAHLEN ERIC ,  MORROW WARREN ,  VOGT PETER

IPC: G06F11/20 ,  G06F12/00 ,  G06F12/02 ,  G06F12/12 ,  G06F12/16 ,  G11C5/00 ,  G11C29/00

CPC classification number: G06F11/2061 ,  G06F11/2069 ,  G06F11/2087 ,  G11C8/04

Abstract: In some embodiments, a memory controller includes first and second memory channel interfaces and memory access control circuitry. The memory access control circuitry is to send first and second primary data sections to the first and second memory channel interfaces, respectively, and send first and second redundant data sections to the second and first memory channel interfaces, respectively. The first and second redundant data sections are redundant with respect to the first and second primary data sections, respectively. Other embodiments are described and claimed.

Abstract translation: 在一些实施例中，存储器控制器包括第一和第二存储器通道接口和存储器存取控制电路。 存储器访问控制电路分别将第一和第二主数据段发送到第一和第二存储器通道接口，并且分别向第二和第一存储器通道接口发送第一和第二冗余数据段。 第一和第二冗余数据部分分别相对于第一和第二主数据部分是冗余的。 描述和要求保护其他实施例。

公开(公告)号：DE112011105909B4

公开(公告)日：2019-05-16

申请号：DE112011105909

申请日：2011-12-02

Applicant: INTEL CORP

Inventor： VOGT PETE ,  SCHAEFER ANDRE ,  MORROW WARREN ,  HALBERT JOHN ,  KIM JIN ,  SHOEMAKER KENNETH

IPC: H01L27/10 ,  G11C5/06 ,  H01L23/52 ,  H01L27/108

Abstract: Speichergerät (100), umfassend:ein Systemelement (110) für das Speichergerät (100); undein Speicherstapel (120), der mit dem Systemelement (110) gekoppelt ist, wobei der Speicherstapel (120) eine oder mehrere Speicherchiplagenschichten (120) einschließt und jede Speicherchiplagenschicht (120) eine erste Fläche und eine zweite Fläche einschließt, und wobei die zweite Fläche jeder Speicherchiplagenschicht eine Schnittstelle (350) einschließt, um eine Vielzahl von Schnittstellenpins (375) der Speicherchiplagenschicht (129) mit einer Vielzahl von Schnittstellenpins (375) in einer ersten Fläche eines gekoppelten Elementes zu koppeln;wobei die Schnittstelle (350) jeder Speicherchiplagenschicht (120) Kopplungsstrukturen (352) umfasst, die einen Offset einer Schnittstellenverbindung zwischen jedem der Vielzahl von Schnittstellenpins (375) der Speicherchiplagenschicht (120) und einem entsprechenden Schnittstellenpin (375) einer Vielzahl von Schnittstellenpins (375) des gekoppelten Elementes bereitstellen, und wobei die Schnittstellenverbindungen der Vielzahl von Speicherchiplagenschichten (120) einen Signalpfad für jeden einer Vielzahl von Kanälen des Speichergerätes bereitstellt, und wobei die Schnittstelle von jeder Speicherchiplagenschicht (120) einen Treiber (274) umfasst, um einen oder mehrere der Vielzahl von Kanälen des Stapelspeichergeräts (100) anzusteuern.

公开(公告)号：WO0227930A3

公开(公告)日：2002-05-16

申请号：PCT/US0130266

申请日：2001-09-26

Applicant: INTEL CORP ,  VOLK ANDREW ,  MORROW WARREN

Inventor： VOLK ANDREW ,  MORROW WARREN

IPC: H03K19/00 ,  H03K19/003

CPC classification number: H03K19/0005

Abstract: The disclosure presents a device comprising a driver configured to transmit a signal on a bus line, including a driver element configured to pull against termination impedance. The impedance of the driver element is dynamically adjustable. The disclosure also presents a method of electronically adjusting the impedance of the driver element to regulate the swing voltage on the bus line.

Abstract translation: 本公开提供了一种包括被配置为在总线上传输信号的驱动器的设备，包括被配置为拉动终端阻抗的驱动器元件。 驱动器元件的阻抗是动态可调的。 本公开还提出了一种电子调节驱动器元件的阻抗以调节总线上的摆动电压的方法。

公开(公告)号：HK1053751A1

公开(公告)日：2003-10-31

申请号：HK03105977

申请日：2003-08-21

Applicant: INTEL CORP

Inventor： VOLK ANDREW ,  MORROW WARREN

IPC: H03K20060101 ,  H03K19/00

Abstract: The disclosure presents a device comprising a driver configured to transmit a signal on a bus line, including a driver element configured to pull against termination impedance. The impedance of the driver element is dynamically adjustable. The disclosure also presents a method of electronically adjusting the impedance of the driver element to regulate the swing voltage on the bus line.

公开(公告)号：WO2004044754A3

公开(公告)日：2005-03-24

申请号：PCT/US0334162

申请日：2003-10-27

Applicant: INTEL CORP

Inventor： DAHLEN ERIC ,  MORROW WARREN ,  VOGT PETER

IPC: G06F11/20 ,  G06F13/16 ,  G11C7/10 ,  G11C29/00

CPC classification number: G06F11/2061 ,  G06F11/2087 ,  G06F12/0607 ,  G06F13/1684 ,  G11C7/1042

Abstract: In some embodiments, a system includes a first memory assembly coupled to a first channel and a second memory assembly coupled to a second channel. The system includes a memory controller to write first and second primary data sections to the first and second memory assemblies, respectively, and write first and second redundant data sections to the second and first memory assemblies, respectively, wherein the first and second redundant data sections are redundant with respect to the first and second primary data sections, respectively. Other embodiments are described and claimed.

Abstract translation: 在一些实施例中，系统包括耦合到第一通道的第一存储器组件和耦合到第二通道的第二存储器组件。 该系统包括分别将第一和第二主要数据部分写入第一和第二存储器组件的存储器控​​制器，并分别将第一和第二冗余数据部分写入第二和第一存储器组件，其中第一和第二冗余数据部分 分别相对于第一和第二主数据段是冗余的。 描述和要求保护其他实施例。

公开(公告)号：WO2004109526A2

公开(公告)日：2004-12-16

申请号：PCT/US2004016116

申请日：2004-05-20

Applicant: INTEL CORP

Inventor： VOGT PETE ,  MORROW WARREN ,  BRZEZINSKI DENNIS

IPC: G06F13/16 ,  G06F13/00

CPC classification number: G06F12/00 ,  G06F13/4243 ,  G06F13/4256 ,  Y02D10/14 ,  Y02D10/151

Abstract: Memory apparatus and methods utilizing multiple bit lanes may redirect one or more signals on the bit lanes. A memory agent may include a redrive circuit having a plurality of bit lanes, a memory device or interface, and a fail-over circuit coupled between the plurality of bit lanes and the memory device or interface.

Abstract translation: 使用多个位通道的存储装置和方法可以重定向在位通道上的一个或多个信号。 存储器可以包括具有多个位通道的重新驱动电路，存储器件或接口以及耦合在多个位通道和存储器件或接口之间的故障切换电路。

公开(公告)号：DE112011105909T5

公开(公告)日：2014-09-11

申请号：DE112011105909

申请日：2011-12-02

Applicant: INTEL CORP

Inventor： SHOEMAKER KENNETH ,  VOGT PETE ,  SCHAEFER ANDRE ,  MORROW WARREN ,  KIM JIN ,  HALBERT JOHN

IPC: H01L27/10 ,  H01L21/8242 ,  H01L27/108

Abstract: Dynamische Operationen für Operationen für einen Stapelspeicher mit Schnittstelle, die Offset-Kopplungsstrukturen bereitstellt. Eine Ausführungsform des Speichergeräts schließt ein Systemelement und einen Speicherstapel ein, der mit dem Systemelement gekoppelt ist, wobei der Speicherstapel eine oder mehrere Speicherchiplagenschichten einschließt. Jede Speicherchiplagenschicht schließt eine erste Fläche und eine zweite Fläche ein, wobei die zweite Fläche jeder Speicherchiplagenschicht eine Schnittstelle einschließt, um Datenschnittstellenpins der Speicherchiplagenschicht mit Datenschnittstellenpins einer ersten Fläche eines gekoppelten Elementes zu koppeln. Die Schnittstelle jeder Speicherchiplagenschicht schließt Verbindungen ein, die einen Offset zwischen jedem der Datenschnittstellenpins der Speicherchiplagenschicht und einem entsprechenden Datenschnittstellenpin der Datenschnittstellenpins des gekoppelten Elementes bereitstellen.

公开(公告)号：AU2003286780A1

公开(公告)日：2004-06-03

申请号：AU2003286780

申请日：2003-10-29

Applicant: INTEL CORP

Inventor： DAHLEN ERIC ,  MORROW WARREN ,  VOGT PETER

IPC: G06F11/20 ,  G06F12/00 ,  G06F12/02 ,  G06F12/12 ,  G06F12/16 ,  G11C5/00 ,  G11C29/00

Abstract: In some embodiments, a memory controller includes first and second memory channel interfaces and memory access control circuitry. The memory access control circuitry is to send first and second primary data sections to the first and second memory channel interfaces, respectively, and send first and second redundant data sections to the second and first memory channel interfaces, respectively. The first and second redundant data sections are redundant with respect to the first and second primary data sections, respectively. Other embodiments are described and claimed.

公开(公告)号：SG155769A1

公开(公告)日：2009-10-29

申请号：SG2006012470

申请日：2003-10-29

Applicant: INTEL CORP

Inventor： DAHLEN ERIC ,  MORROW WARREN ,  VOGT PETER

IPC: G06F11/20 ,  G06F12/00 ,  G06F12/02 ,  G06F12/12 ,  G06F12/16 ,  G11C5/00 ,  G11C29/00 ,  G06F11/00 ,  G06F5/10

Abstract: MEMORY CONTROLLERS WITH INTERLEAVED MIRRORED MOMORY MODES A memory controller comprising: first and second memory channel interfaces; and memory access control circuitry to: send first and second primary data sections to the first and second memory channel interfaces, respectively, and send first and second redundant data sections to the second and first memory channel interfaces, respectively, wherein the first and second redundant data sections are redundant with respect to the first and second primary data sections, respectively, and wherein the memory access control circuitry at time operates in an interleaved mirrored memory mode and at other times in a non-interleaved mode.

公开(公告)号：AU2003301943A1

公开(公告)日：2004-06-03

申请号：AU2003301943

申请日：2003-10-27

Applicant: INTEL CORP

Inventor： DAHLEN ERIC ,  MORROW WARREN ,  VOGT PETER

IPC: G06F11/20 ,  G06F13/16 ,  G11C7/10 ,  G06F12/08

Abstract: In some embodiments, a system includes a first memory assembly coupled to a first channel and a second memory assembly coupled to a second channel. The system includes a memory controller to write first and second primary data sections to the first and second memory assemblies, respectively, and write first and second redundant data sections to the second and first memory assemblies, respectively, wherein the first and second redundant data sections are redundant with respect to the first and second primary data sections, respectively. Other embodiments are described and claimed.