公开(公告)号：WO2010048371A3

公开(公告)日：2010-07-08

申请号：PCT/US2009061617

申请日：2009-10-22

Applicant: MICROCHIP TECH INC ,  QUIQUEMPOIX VINCENT ,  DEVAL PHILIPPE

Inventor： QUIQUEMPOIX VINCENT ,  DEVAL PHILIPPE

IPC: H03M3/00

CPC classification number: H03M3/34 ,  H03M3/424 ,  H03M3/456 ,  H03M3/464

Abstract: A multi-bit digital-to-analog converter has a reference voltage generator generating a reference voltage with an offset voltage; a.switched capacitor stage for generating a plurality of output voltages; and a switching sequencer controlling the switched capacitor stage operable to generate switching patterns for each output voltages, wherein each pattern has a charge phase and a transfer phase, and wherein for at least one output voltage the switching sequencer provides two switching patterns wherein each switching pattern contributes an offset of opposite polarity.

Abstract translation: 多位数字 - 模拟转换器具有参考电压发生器，其产生具有偏移电压的参考电压; 开关电容器级，用于产生多个输出电压; 以及切换定序器，其控制所述开关电容器级可操作以针对每个输出电压生成开关模式，其中每个模式具有充电阶段和传输阶段，并且其中对于至少一个输出电压，所述开关定序器提供两个开关模式，其中每个开关模式 造成相反极性的偏移。

公开(公告)号：WO2007008409A3

公开(公告)日：2007-05-18

申请号：PCT/US2006025057

申请日：2006-06-27

Applicant: MICROCHIP TECH INC ,  KING CRAIG L ,  QUIQUEMPOIX VINCENT ,  BERRY ROGER

Inventor： KING CRAIG L ,  QUIQUEMPOIX VINCENT ,  BERRY ROGER

IPC: G01R21/133

CPC classification number: G01R35/04 ,  G01R21/133 ,  H04B17/104 ,  H04B17/13 ,  H04B17/19

Abstract: Phase delay compensation sweep may be used in determining correct phase delay compensation of measured currents for substantially matching a measured apparent power to an expected apparent power over an operating range of current values of a current transformer (CT). A frequency sweep may also be used in determining correct phase delay compensation of each measured current in applications having multiple frequencies. Phase delay compensation for each CT current value may be stored in a phase delay compensation look-up table during the phase delay compensation sweep calibration and recalled from the look-up table during operational power measurements. Phase delay compensation for each CT current value and each frequency of that current value may be stored in a phase delay compensation look-up table during the phase delay compensation sweep calibration and recalled from the look-up table during operational power measurements.

Abstract translation: 相位延迟补偿扫描可用于确定测量电流的正确相位延迟补偿，以使测得的视在功率与电流互感器（CT）的电流值的工作范围上的预期视在功率基本匹配。 频率扫描也可用于确定具有多个频率的应用中每个测量电流的正确相位延迟补偿。 对于每个CT电流值的相位延迟补偿可以在相位延迟补偿扫描校准期间存储在相位延迟补偿查找表中并且在运行功率测量期间从查找表中调用。 对于每个CT电流值和该电流值的每个频率的相位延迟补偿可以在相位延迟补偿扫描校准期间被存储在相位延迟补偿查找表中，并且在运行功率测量期间从查找表中被调用。

公开(公告)号：DE112020004019T5

公开(公告)日：2022-06-02

申请号：DE112020004019

申请日：2020-08-28

Applicant: MICROCHIP TECH INC

Inventor： QUIQUEMPOIX VINCENT

IPC: G06F13/42 ,  G06F13/20 ,  G06F13/37 ,  G06F13/40

Abstract: Ein Knoten in einer Daisy-Chain weist einen seriellen Dateneingangsanschluss auf, der für den Empfang von Eingaben von einer elektronischen Vorrichtung ausgebildet ist, einen seriellen Datenausgangsanschluss, der so ausgebildet ist, dass er die Ausgabe an eine andere elektronische Vorrichtung sendet, einen Chip-Select-Eingang, der für den Empfang von Eingaben von einer Master-Steuereinheit, einem Timer und einer Schnittstellenschaltung ausgebildet ist. Die Schnittstellenschaltung kann so ausgebildet sein, dass in einem Daisy-Chain-Modus die am seriellen Dateneingangsanschluss empfangenen Daten auf den seriellen Datenausgangsanschluss kopiert werden und nach Empfang einer geänderten Flanke eines Chip-Select-Signals auf dem Chip-Select-Eingangsanschluss der Timer gestartet wird. Die Schnittstellenschaltung kann so ausgebildet sein, dass sie nach Ablauf einer vom Timer zu bestimmenden Zeit in den Daisy-Chain-Modus wechselt.

公开(公告)号：DE112020002543T5

公开(公告)日：2022-02-24

申请号：DE112020002543

申请日：2020-05-22

Applicant: MICROCHIP TECH INC

Inventor： QUIQUEMPOIX VINCENT ,  TURK ZEYNEP SUEDA

IPC: H03M1/10 ,  H03M3/00

Abstract: Eine Analog-Digital-Wandler-(ADC)-Schaltung weist Spannungs- und Referenzeingangsanschlüsse, eine Abtastschaltung und eine Steuerlogik auf. Die Abtastschaltung weist Eingangs- und Ausgangsanschlüsse und Kondensatoren auf, die parallel geschaltet und zwischen den Eingangs- und Ausgangsanschlüssen angeordnet sind. Die Steuerlogik ist so konfiguriert, dass sie in einer Kalibrierungsphase des Betriebes den Multiplexer veranlasst, den ADC-Referenzeingangsanschluss zum Abtastspannungseingangsanschluss zu leiten, einen gegebenen Verstärkungswert zu bestimmen, einen Satz von Kondensatoren zu bestimmen, die verwendet werden, um den gegebene Verstärkungswert zu erreichen, nacheinander Kondensatoruntergruppen zu aktivieren, um die Spannung des Referenzeingangs abzutasten während der Rest der Kondensatoren deaktiviert ist, bis alle Kondensatoren aktiviert sind, einen resultierenden Ausgangscode zu bestimmen und aus dem Ausgangscode einen Verstärkungsfehler des gegebenen Verstärkungswerts des ADC-Schaltkreises zu bestimmen.

公开(公告)号：DE112019002228T5

公开(公告)日：2021-02-25

申请号：DE112019002228

申请日：2019-04-29

Applicant: MICROCHIP TECH INC

Inventor： QUIQUEMPOIX VINCENT ,  CARLETTI EVE

IPC: H03M1/06 ,  H03M1/66 ,  H03M1/74

Abstract: Ein Verfahren weist das Empfangen von Abtastwerten eines Digital-Analog-Wandlers (DAC) auf, das Aufteilen der Abtastwerte an Unit-DACs basierend auf früheren Partitionen von Eingangswerten an die Unit-DACs, um integrierte Nichtlinearitäten von Ausgängen des DAC aufzuheben, die durch die Verstärkungsfehlanpassungen der Unit-DACs verursacht werden, einschließlich Aufteilung von Abtastwerten von DAC-Eingangswerten an die Unit-DACs durch einen rekursiven Aufteilungsalgorithmus n-ter Ordnung. Der Algorithmus weist für jeden DAC-Eingangswert das Bestimmen einer ersten Aufteilung des DAC-Eingangswerts auf, die eine zuvor integrierte Nichtlinearität (n-1)ter Ordnung aufheben würde, und das Hinzufügen eines äquivalenten DAC-Eingangswerts der ersten Aufteilung zum DAC-Eingangswert, um einen gesamten DAC-Eingangswert zu erhalten, Anwenden einer Applikation erster Ordnung des gesamten DAC-Eingangswerts auf die Eingangswerte der Unit-DACs, um eine zweite Aufteilung des DAC-Eingangswerts zu erhalten, Summieren der ersten und zweiten Aufteilung, um eine endgültige Aufteilung zu erzeugen, und basierend auf der endgültigen Aufteilung die Nichtlinearitätsrestbeträge bei jeder Integrationsfolge zu berechnen.

公开(公告)号：ES2622145T3

公开(公告)日：2017-07-05

申请号：ES09741547

申请日：2009-10-22

Applicant: MICROCHIP TECH INC

Inventor： DEVAL PHILIPPE ,  QUIQUEMPOIX VINCENT ,  BARRETO ALEXANDRE

IPC: H03M3/04

Abstract: Un aparato para la reducción de los tonos de inactividad no deseados mediante la adición de una señal aleatoria a una señal digital en un convertidor de digital a analógico Sigma-Delta de bit múltiple (DAC), que comprende: un modulador de bits múltiples Sigma-Delta (202; 502) que tiene una entrada y una salida de señal digital (212; 512), el modulador Sigma-Delta de bit múltiple (202; 502) comprendiendo: un filtro de bucle digital (110; 510) que recibe la señal de entrada digital, y que convierte la señal a palabras digitales de L bit en secuencia; y el cuantificador de resolución variable (208; 508) que recibe las palabras digitales de L bit en una secuencia y que emite una palabra digital respectiva de M bit; en donde M > 1 y L > M; el aparato comprendiendo además un convertidor de digital a analógico de bit múltiple (DAC) que tiene una salida analógica y una entrada digital que recibe la palabra digital respectiva de M bit; y un filtro analógico de paso bajo (106; 105) que tiene una entrada analógica acoplada a la salida analógica del DAC de bit múltiple; el filtro de paso bajo analógico emite una señal de salida analógica respectiva; el aparato se caracteriza porque, el modulador de múltiples bits sigma delta (202; 502) comprende además un generador de secuencia aleatoria (214; 514), el generador de secuencia aleatoria (214; 514) genera una pluralidad de números aleatorios N(n) en una secuencia, en donde cada número aleatorio N(n) es un número entero aleatorio entre 1 y M; y el cuantificador de resolución variable (208; 508) se controla por el generador de secuencia aleatoria (214; 514) y adaptado para reducir la resolución de la palabra digital respectiva de L bit a una palabra digital respectiva de N(n) bits en función del respectivo número aleatorio N(n); y cuando M es mayor que el respectivo número aleatorio N(n), añadir M-N(n) bits menos significativos, comprendiendo cada uno un cero, a esta palabra digital respectiva de N(n) bits para generar la palabra de M-bit respectiva.

公开(公告)号：ES2574844T3

公开(公告)日：2016-06-22

申请号：ES12795181

申请日：2012-11-09

Applicant: MICROCHIP TECH INC

Inventor： QUIQUEMPOIX VINCENT

IPC: G06F13/42

Abstract: Un dispositivo analógico de extremo frontal (AFE) que comprende: al menos un conversor (ADC) programable de analógico a digital, preferentemente un conversor sigma-delta; una interfaz conmutable en serie para operar en un modo de interfaz en serie bidireccional estándar que soporta al menos tres clavijas (20, 19, 18) externas, acopladas con una línea de entrada de datos (SDI), una línea de salida de datos (SDO) y una línea de reloj (SCK) respectivamente, y en un modo de interfaz en serie de dos cables unidireccional, en el que el modo de interfaz en serie de dos cables unidireccional sólo utiliza una entrada de reloj (SCK) y una línea de señal de salida de datos (SDO), y en el que el ADC opera en el modo de interfaz en serie de dos cables unidireccional síncrona con un reloj suministrado a la entrada de reloj (SDK); y en el que el dispositivo AFE comprende una carcasa con una pluralidad de múltiples clavijas de función (1, 14, 15, 16, 17, 20), estando configurada una clavija (14) para establecer un modo operativo (MODO) del dispositivo (350), en el que en un primer modo, el dispositivo (350) opera con la interfaz en serie de dos cables unidireccional (SDO, SCK) y utiliza clavijas (REINICIO, Ganancia 1/DR, Ganancia 0/cs), (1, 16, 17) de las múltiples clavijas de función (1, 14, 15, 16, 17, 20) para la programación de dicho dispositivo AFE (350) y en un segundo modo, el dispositivo (350) opera con la interfaz digital en serie bidireccional (SDI, SDO, SCK) para programar dicho dispositivo AFE (350), y en el que la línea de entrada de datos (SDI) se proporciona mediante una de la pluralidad de clavijas de múltiples funciones (20).

公开(公告)号：DE602005018004D1

公开(公告)日：2010-01-14

申请号：DE602005018004

申请日：2005-04-29

Applicant: MICROCHIP TECH INC

Inventor： QUIQUEMPOIX VINCENT ,  DEVAL PHILIPPE

IPC: H03M3/00

Abstract: The present invention is directed to the isolation and cancellation of the offset voltage component typically experienced at the input of sampled-data analog systems. In an exemplary embodiment, offset isolation and cancellation may be performed during normal operation of the sampling circuitry. In an exemplary embodiment, the present invention combines a front-end switching topology with one or more differential integrator stages and a logic algorithm implemented in the differential integrator stages. In operation, the circuitry preferably performs a number of samples for each stage, applies an inversion factor to the samples in accordance with the algorithm and integrates the samples to effect the cancellation of the offset voltage without substantially affecting the sampled input.

公开(公告)号：AT450929T

公开(公告)日：2009-12-15

申请号：AT05741872

申请日：2005-04-29

Applicant: MICROCHIP TECH INC

Inventor： QUIQUEMPOIX VINCENT ,  DEVAL PHILIPPE

IPC: H03M3/00

Abstract: The present invention is directed to the isolation and cancellation of the offset voltage component typically experienced at the input of sampled-data analog systems. In an exemplary embodiment, offset isolation and cancellation may be performed during normal operation of the sampling circuitry. In an exemplary embodiment, the present invention combines a front-end switching topology with one or more differential integrator stages and a logic algorithm implemented in the differential integrator stages. In operation, the circuitry preferably performs a number of samples for each stage, applies an inversion factor to the samples in accordance with the algorithm and integrates the samples to effect the cancellation of the offset voltage without substantially affecting the sampled input.

公开(公告)号：EP3295566A1

公开(公告)日：2018-03-21

申请号：EP16725974

申请日：2016-05-06

Applicant: MICROCHIP TECH INC

Inventor： QUIQUEMPOIX VINCENT ,  BARRETO ALEXANDRE

IPC: H03M1/12 ,  G06F1/32

CPC classification number: H03M1/34 ,  G06F1/3203 ,  G06F1/325 ,  G06F3/05 ,  H03M1/001 ,  H03M1/002 ,  H03M1/12 ,  H03M1/1245

Abstract: An analog-to-digital converter includes circuitry for receiving an analog input and converting the input to a digital signal; and non-transitory control circuitry configured for: receiving a sampling time; receiving a conversion time; determining a power up time from at least one sleep mode; and causing the digital-to-analog converter to enter into the at least one sleep mode if the sum of the power up time and conversion time is less than the sampling time.