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    13.
    发明专利
    未知

    公开(公告)号：ITUB20155867A1

    公开(公告)日：2017-05-24

    申请号：ITUB20155867

    申请日：2015-11-24

    Applicant: ST MICROELECTRONICS SRL ,  ST MICROELECTRONICS ROUSSET

    Inventor： CONTE ANTONINO ,  LA ROSA FRANCESCO

    IPC: H03F3/45

    Abstract: A sense-amplifier circuit (10) of a non-volatile memory device (1), provided with: a biasing stage (11), which biases a bitline (BL) of a memory array (2) for pre-charging it during a pre-charging step of a reading operation of a datum stored in a memory cell (3); a current-to-voltage converter stage (12), with differential configuration and a first circuit branch (12a) and a second circuit branch (12b), which receive on a respective comparison input (IN a , IN b ), during a reading step of the datum subsequent to the pre-charging step, a cell current (I cell ) and a reference current (I ref ), each having a respective amplification module (22a, 22b), which generates a respective amplified voltage (V a , V b ), an output voltage (V out ) being a function of the difference between the amplified voltages (V a , V b ) and indicative of the value of the datum. A capacitive compensation module (26) detects and stores an offset between the first and second circuit branches during the pre-charging step, and compensates this offset in the output voltage (V out ) during the reading step of the datum.

    Bus de données de mémoire non-volatile
    15.
    发明专利
    Bus de données de mémoire non-volatile 未知

    公开(公告)号：FR3095547A1

    公开(公告)日：2020-10-30

    申请号：FR1904443

    申请日：2019-04-26

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： LA ROSA FRANCESCO

    IPC: G11C7/06

    Abstract: Le circuit intégré de mémoire non-volatile (NVM), comporte un plan mémoire (PM) organisé en rangées (RG) et en colonnes (COL) comportant des lignes de bit (BL), chaque ligne de bit (BL) comportant des amplificateurs de lecture (SA) chacun configuré pour générer un signal de sortie (SAOUT/SAOUTN) sur une voie de données de lecture (SABUS/SABUSN). Les voies de données de lectures (SABUS/SABUSN) parcourent respectivement le plan-mémoire (PM) le long de chaque ligne de bit (BL), et chaque voie de donnée de lecture (SABUS/SABUSN) est connectée à tous les amplificateurs de lecture (SA) de la ligne de bit (BL) respective. Figure pour l’abrégé : Fig 1

    Dispositif de fonction physiquement non clonable à transistors à grille flottante, et procédé de réalisation
    16.
    发明专利
    Dispositif de fonction physiquement non clonable à transistors à grille flottante, et procédé de réalisation 未知

    公开(公告)号：FR3093231A1

    公开(公告)日：2020-08-28

    申请号：FR1901791

    申请日：2019-02-22

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： LA ROSA FRANCESCO

    IPC: H01L27/11517

    Abstract: Le dispositif (DIS) de fonction physiquement non-clonable comporte un ensemble (ENS) de paires (P) de transistors à grille flottante (FGT1, FGT2) destinés à avoir une même tension de seuil mais présentant chacun une tension de seuil effective (Vteff) appartenant à une distribution aléatoire commune (DST), un moyen de lecture différentielle (LECT) configuré pour mesurer la différence entre les tensions de seuil effectives (Vteff) des paires (P) de transistors à grille flottante (FGT1, FGT2) et pour identifier des paires de transistors à grille flottante dites non fiables (NF) dont la différence entre les tensions de seuil effectives est inférieure à une valeur de marge (MRG), et un moyen d’écriture (ECR) configuré pour décaler la tension de seuil effective (C, E) d’un transistor à grille flottante de chaque paire non fiable (NF), de façon contrôlée et limitée de sorte que la tension de seuil décalée reste à l’intérieur de ladite distribution aléatoire commune (DST). Figure pour l’abrégé : Fig 2

    DISPOSITIF COMPACT DE MEMOIRE NON VOLATILE DU TYPE A PIEGEAGES DE CHARGE DANS UNE INTERFACE DIELECTRIQUE
    17.
    发明专利
    DISPOSITIF COMPACT DE MEMOIRE NON VOLATILE DU TYPE A PIEGEAGES DE CHARGE DANS UNE INTERFACE DIELECTRIQUE 未知

    公开(公告)号：FR3059458B1

    公开(公告)日：2019-03-29

    申请号：FR1661500

    申请日：2016-11-25

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD

    IPC: G11C16/04 ,  H01L27/115

    Abstract: Chaque cellule-mémoire est du type à piégeage de charges dans une interface diélectrique et comprend un transistor d'état (T) sélectionnable par un transistor de sélection vertical enterré dans un substrat et comportant une grille de sélection enterrée. Les colonnes de cellules-mémoires comportent des paires de cellules-mémoires jumelles, les deux transistors de sélection d'une paire de cellules-mémoires jumelles ayant une grille de sélection commune, les deux transistors d'état d'une paire de cellules-mémoires jumelles ayant une grille de commande commune. Le dispositif comprend en outre, pour chaque paire de cellules-mémoires jumelles (Ci,j ;Ci-1,j) une région diélectrique (RDi-1,j) située entre la grille de commande (CGi,i- 1) et le substrat et chevauchant ladite grille de sélection commune (CSGi,i-1 ) de façon à former de part et d'autre de la grille de sélection les deux interfaces diélectriques de piégeage de charges (IDi,j ;IDi-1,j) respectivement dédiées aux deux cellules-mémoires jumelles.

    CELLULE MEMOIRE NON VOLATILE DUALE COMPRENANT UN TRANSISTOR D'EFFACEMENT
    19.
    发明专利
    CELLULE MEMOIRE NON VOLATILE DUALE COMPRENANT UN TRANSISTOR D'EFFACEMENT 未知

    公开(公告)号：FR3021804A1

    公开(公告)日：2015-12-04

    申请号：FR1454891

    申请日：2014-05-28

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD

    IPC: G11C16/04 ,  H01L27/11 ,  H01L29/66

    Abstract: L'invention concerne une cellule mémoire non volatile (Ci,j) sur substrat semi-conducteur, comprenant un premier transistor (TRi,j) comportant une grille de contrôle (CG), une grille flottante (FGr) et une région de drain (D), un second transistor (TEi,j) comportant une grille de contrôle (CG), une grille flottante (FGe) et une région de drain (D), dans laquelle les grilles flottantes (FGr, FGe) des premier et second transistors sont reliées électriquement, et le second transistor comprend une région conductrice (IS, n1) reliée électriquement à sa région de drain (D) et s'étendant en regard de sa grille flottante (FGe) par l'intermédiaire d'une couche diélectrique tunnel (D1).

    CIRCUIT INTÉGRÉ PROTÉGÉ CONTRE DES COURTS-CIRCUITS CAUSÉS PAR LE SILICIURE.
    20.
    发明专利
    CIRCUIT INTÉGRÉ PROTÉGÉ CONTRE DES COURTS-CIRCUITS CAUSÉS PAR LE SILICIURE. 未知

    公开(公告)号：FR3002811A1

    公开(公告)日：2014-09-05

    申请号：FR1351837

    申请日：2013-03-01

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： REGNIER ARNAUD ,  NIEL STEPHAN ,  LA ROSA FRANCESCO

    IPC: H01L21/02 ,  H01L27/04

    Abstract: L'invention concerne un circuit intégré (IC1) formé sur un substrat semi-conducteur (PW, WF), comprenant une tranchée conductrice (CT) et un premier transistor (FGT11, FGT12) formé sur la surface du substrat, le transistor comprenant : une structure de grille de transistor, une première région dopée (R1) s'étendant dans le substrat entre un premier bord (E1) de la structure de grille et un bord supérieur de la tranchée conductrice (CT), et un premier élément d'espacement (SP1) formé sur le premier bord (E1) de la structure de grille et au-dessus de la première région dopée (R1). Selon l'invention, le premier élément d'espacement (SP1) recouvre complètement la première région dopée (R1) et un siliciure (SI) est présent sur la tranchée conductrice (CT), mais n'est pas présent sur la surface de la première région dopée (R1).

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