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    PROCEDE DE GENERATION D'UN SIGNAL D'HORLOGE
    12.
    发明专利
    PROCEDE DE GENERATION D'UN SIGNAL D'HORLOGE 未知

    公开(公告)号：FR2890465A1

    公开(公告)日：2007-03-09

    申请号：FR0509082

    申请日：2005-09-06

    Applicant: ST MICROELECTRONICS SA

    Inventor： MOREAUX CHRISTOPHE ,  KARI AHMED ,  NAURA DAVID ,  RIZZO PIERRE

    IPC: G06F1/04 ,  G06K7/08 ,  H04B7/00

    Abstract: L'invention concerne un procédé de génération d'un signal d'horloge comprenant des étapes de : mesure à l'aide d'un premier signal d'horloge (SFo) d'une caractéristique d'un événement de référence (EVT1) dans un signal reçu (RS) ; déterminer à l'aide du premier signal d'horloge, une variation d'une caractéristique d'un second événement (EVT2, D0) dans un signal reçu (RS) ; corriger la mesure (NEVT1, NFC) en fonction de la variation de la caractéristique du second événement ; et générer un second signal d'horloge (SFC) à partir du premier signal d'horloge en fonction de la mesure corrigée (NFC). Application aux circuits d'émission et de réception d'une puce sans contact.

    PROCEDE DE CONFIGURATION D'UN ESPACE MEMOIRE DIVISE EN ZONES MEMOIRE
    13.
    发明专利
    PROCEDE DE CONFIGURATION D'UN ESPACE MEMOIRE DIVISE EN ZONES MEMOIRE 未知

    公开(公告)号：FR2890200A1

    公开(公告)日：2007-03-02

    申请号：FR0508729

    申请日：2005-08-25

    Applicant: ST MICROELECTRONICS SA

    Inventor： MOREAUX CHRISTOPHE ,  KARI AHMED ,  NAURA DAVID ,  RIZZO PIERRE

    IPC: G06F12/02 ,  G06K19/073 ,  G11C8/10

    Abstract: L'invention concerne un procédé de configuration d'un espace mémoire (MEM), comprenant des étapes de : lecture dans l'espace mémoire (MEM) d'une information de configuration (SZ3), détermination d'une division d'au moins une partie de l'espace mémoire en zones mémoire (Z1-Z4) en fonction de l'information de configuration lue ; et d'attribution à chacune des zones mémoire d'un numéro d'accès (NBK) à utiliser pour accéder à un emplacement de donnée dans la zone mémoire, en combinaison avec une adresse logique de l'emplacement dans la zone mémoire. Application de l'invention aux puces RFID.

    15.
    发明专利
    未知

    公开(公告)号：FR2835119A1

    公开(公告)日：2003-07-25

    申请号：FR0200899

    申请日：2002-01-24

    Applicant: ST MICROELECTRONICS SA ,  GEMPLUS CARD INT

    Inventor： RIZZO PIERRE

    IPC: G06K19/07 ,  H03D1/18 ,  H03K5/08

    Abstract: The amplitude demodulator has a peak detection circuit (10) extracting a reference modulation signal and a translation circuit (12) to shift the reference signal to offset its direct component. A threshold is generated (14) to act as reference for modulation start and finish. A comparator (16) compares the shifted signal to the threshold signal to activate supply (20) to components on the chip.

    16.
    发明专利
    未知

    公开(公告)号：FR2806855B1

    公开(公告)日：2002-06-21

    申请号：FR0003606

    申请日：2000-03-21

    Applicant: ST MICROELECTRONICS SA

    Inventor： RIZZO PIERRE ,  DELL OVA FRANCIS

    IPC: H03D1/00 ,  G06K7/00 ,  G06K19/07 ,  H03D1/10 ,  H03K5/08 ,  H04L25/03 ,  H04L25/06 ,  H04L27/06 ,  H03D1/18

    Abstract: The invention concerns a demodulator of an amplitude-modulated signal (Vdb), characterised in that it comprises a peak detecting cell (DCR) capable of extracting the reference modulating signal (Vpeak 1 ) of the modulated signal (Vdb); a first demodulator (FE) adapted to detect the peak of the reference modulating signal (Vpeak 1 ) to generate a high comparison threshold and locate the start of the modulation, a second demodulator (RE) adapted to detect a trough of the reference modulating signal (Vpeak 1 ) to generate a low comparison threshold and locate the end of the modulation; a logic processing unit capable of supplying the demodulated signal (Vdemod).

    18.
    发明专利
    未知

    公开(公告)号：DE602006000534T2

    公开(公告)日：2009-02-19

    申请号：DE602006000534

    申请日：2006-08-28

    Applicant: ST MICROELECTRONICS SA

    Inventor： NAURA DAVID ,  KARI AHMED ,  MOREAUX CHRISTOPHE ,  RIZZO PIERRE

    IPC: G11C16/22

    Abstract: The circuit has a memory (MEM1) containing transaction data, with electrically erasable and programmable memory cells (C i, j) arranged in horizontal and vertical lines, and linked to word lines (WL i) and bit lines (BL j). A control unit (CTU) executes commands for reading or writing in the memory. The CTU is blocked when reference memory cells of one of the groups contain bits of equal value and if the value is different from a value expected for the one of the groups. The CTU controls a voltage generator (VGEN) which supplies a read voltage (Vread) and an erase-programming voltage (Vpp). An independent claim is also included for a method for protecting an integrated circuit against a global data erasure.

    19.
    发明专利
    未知

    公开(公告)号：DE602006000534D1

    公开(公告)日：2008-03-27

    申请号：DE602006000534

    申请日：2006-08-28

    Applicant: ST MICROELECTRONICS SA

    Inventor： NAURA DAVID ,  KARI AHMED ,  MOREAUX CHRISTOPHE ,  RIZZO PIERRE

    IPC: G11C16/22

    Abstract: The circuit has a memory (MEM1) containing transaction data, with electrically erasable and programmable memory cells (C i, j) arranged in horizontal and vertical lines, and linked to word lines (WL i) and bit lines (BL j). A control unit (CTU) executes commands for reading or writing in the memory. The CTU is blocked when reference memory cells of one of the groups contain bits of equal value and if the value is different from a value expected for the one of the groups. The CTU controls a voltage generator (VGEN) which supplies a read voltage (Vread) and an erase-programming voltage (Vpp). An independent claim is also included for a method for protecting an integrated circuit against a global data erasure.

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