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    CAPTEUR D'IMAGES INTEGRE A OBTURATION GLOBALE ADAPTE A LA REALISATION D'IMAGES A GRANDE GAMME DYNAMIQUE
    211.
    发明专利
    CAPTEUR D'IMAGES INTEGRE A OBTURATION GLOBALE ADAPTE A LA REALISATION D'IMAGES A GRANDE GAMME DYNAMIQUE 未知

    公开(公告)号：FR3085246A1

    公开(公告)日：2020-02-28

    申请号：FR1857618

    申请日：2018-08-23

    Applicant: ST MICROELECTRONICS CROLLES 2 SAS

    Inventor： MALINGE PIERRE ,  LALANNE FREDERIC

    IPC: H01L27/146 ,  H04N5/335

    Abstract: Capteur d'images intégré (DIS) adapté à un mode de commande dit à obturation globale comportant une matrice de pixels dans laquelle chaque pixel (PX) comporte une première partie de circuit (P1) apte à intégrer et stocker à l'abri de la lumière des électrons issus d'une illumination (LX) de la matrice de façon à former un premier signal, une deuxième partie de circuit (P2) apte à intégrer les trous issus de ladite illumination (LX) de façon à former un deuxième signal et apte à stocker le deuxième signal à l'abri de la lumière, et une troisième partie de circuit (P3) apte à lire le premier signal et le deuxième signal, et apte à réaliser des opérations de combinaisons entre le premier signal et le deuxième signal afin de générer un signal combiné, l'ensemble des signaux combinés étant destiné à former une image.

    PROCEDE DE FORMATION D'UNE STRUCTURE DE PLANARISATION
    212.
    发明专利
    PROCEDE DE FORMATION D'UNE STRUCTURE DE PLANARISATION 未知

    公开(公告)号：FR3066316B1

    公开(公告)日：2020-02-28

    申请号：FR1754243

    申请日：2017-05-15

    Applicant: ST MICROELECTRONICS CROLLES 2 SAS

    Inventor： GABEN LOIC

    IPC: H01L21/461 ,  H01L21/321

    Abstract: L'invention concerne un procédé de formation d'une structure de planarisation à face supérieure plane entourant un relief (1) faisant saillie à partir d'un substrat (3) à face supérieure plane, comprenant les étapes suivantes : a) déposer une couche (15) d'un premier matériau ; b) former une couche (19) à face supérieure plane en un deuxième matériau gravable sélectivement par rapport au premier matériau ; c) graver sélectivement de façon isotrope une partie seulement de l'épaisseur de la couche (19) du deuxième matériau pour découvrir des protubérances (17) du premier matériau ; et d) planariser le premier matériau jusqu'à la couche (19) du deuxième matériau par polissage mécano-chimique sélectif par rapport au deuxième matériau.

    COMMUTATEURS ET RESEAU D'INTERCONNEXION PHOTONIQUE INTEGRE DANS UNE PUCE OPTOELECTRONIQUE
    214.
    发明专利
    COMMUTATEURS ET RESEAU D'INTERCONNEXION PHOTONIQUE INTEGRE DANS UNE PUCE OPTOELECTRONIQUE 未知

    公开(公告)号：FR3071932B1

    公开(公告)日：2019-11-08

    申请号：FR1759184

    申请日：2017-10-02

    Applicant: ST MICROELECTRONICS CROLLES 2 SAS

    Inventor： MICHIT NICOLAS ,  LE MAITRE PATRICK

    IPC: G02B6/35 ,  G02F1/295

    Abstract: Commutateur élémentaire d'interconnexion photonique intégré dans une puce optoélectronique, comprenant un premier et un deuxième guides linéaires d'ondes optiques (2, 3), qui se croisent en formant une première intersection (4); deux premiers résonateurs annulaires photoniques de redirection (9, 10) couplés respectivement aux premier et deuxième guides d'ondes optiques (2), deux deuxièmes résonateurs annulaires photoniques de redirection (13, 14) couplés respectivement aux premier et deuxième guides d'ondes optiques, un troisième guide linéaire d'ondes optiques (17) couplé au premier et au deuxième résonateurs annulaires, un quatrième guide linéaire d'ondes optiques (20) couplé au premier et au deuxième résonateurs annulaires. Commutateur de base, commutateur complexe et réseau d'interconnexion photonique intégrés dans une puce optoélectronique, incluant au moins deux commutateurs élémentaires.

    PROCEDE DE FABRICATION DE LIGNE DE TRANSISTORS MOS
    219.
    发明专利
    PROCEDE DE FABRICATION DE LIGNE DE TRANSISTORS MOS 未知

    公开(公告)号：FR3064816B1

    公开(公告)日：2019-09-13

    申请号：FR1752859

    申请日：2017-04-03

    Applicant: ST MICROELECTRONICS CROLLES 2 SAS

    Inventor： GABEN LOIC

    IPC: H01L21/335 ,  H01L29/772

    Abstract: L'invention concerne un procédé de fabrication de transistors MOS (T1, T2, T3, T4, T5) disposés en ligne, comprenant les étapes successives suivantes : réaliser au moins une bande (F) en un matériau semiconducteur ; recouvrir des portions longitudinales de même longueur de ladite bande de grilles sacrificielles en un matériau isolant, ces grilles étant espacées ; doper les portions non recouvertes de ladite bande ; déposer une couche isolante puis une couche d'un matériau temporaire sur la structure obtenue ; laisser en place certaines grilles sacrificielles (B1, B2) et réaliser à la place des autres les grilles (G1, G2, G3, G4, G5) des transistors en déposant successivement un isolant de grille (I) et un conducteur de grille (C) ; et remplacer le matériau temporaire par un matériau conducteur constituant les électrodes de drain (D1) et de source (S1, S2, S3, S4, S5) des transistors.

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