公开(公告)号：JP5121133B2

公开(公告)日：2013-01-16

申请号：JP2005325600

申请日：2005-11-10

Applicant: ゼネラル・エレクトリック・カンパニイ

Inventor： リュビサ・ドラゴリユブ・ステヴァノヴィッチ ,  エラディオ・クレメンテ・デルガド ,  マイケル・ジョセフ・シュッテン ,  リチャード・アルフレッド・ボープル ,  マイケル・アンドリュー・デュ・ローヤ

IPC: H01L25/07 ,  H01L25/18

CPC classification number: H01L24/49 ,  H01L24/45 ,  H01L25/071 ,  H01L25/072 ,  H01L2224/45014 ,  H01L2224/45015 ,  H01L2224/45124 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/48139 ,  H01L2224/48472 ,  H01L2224/49109 ,  H01L2224/49111 ,  H01L2224/49113 ,  H01L2224/49175 ,  H01L2224/73265 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01023 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/0105 ,  H01L2924/01068 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/12032 ,  H01L2924/1305 ,  H01L2924/13055 ,  H01L2924/1306 ,  H01L2924/13063 ,  H01L2924/13064 ,  H01L2924/13091 ,  H01L2924/15787 ,  H01L2924/19041 ,  H01L2924/2076 ,  H01L2924/30107 ,  H01L2924/3011 ,  H05K1/0306 ,  H05K1/147 ,  H05K3/0061 ,  H05K3/361 ,  H05K2201/044 ,  H05K2201/0715 ,  H05K2201/10189 ,  H05K2201/10287 ,  H01L2924/00014 ,  H01L2924/00

Abstract: A power module (10) includes a substrate (12) that includes an upper layer (16), an electrical insulator and a thermal coupling layer. The upper layer includes an electrically conductive pattern (17) and is configured for receiving power devices (14). The electrical insulator is disposed between the upper layer and the thermal coupling layer. The thermal coupling layer is configured for thermal coupling to a heat sink. The power module further includes at least one laminar interconnect (18) that includes first and second electrically conductive layers (20, 24) and an insulating layer (22) disposed between the first and second electrically conductive layers. The first electrically conductive layer of the laminar interconnect is electrically connected to the upper layer of the substrate. Electrical connections (42) connect a top side (19) of the power devices to the second electrically conductive layer of the laminar interconnect.

公开(公告)号：JP2012008695A

公开(公告)日：2012-01-12

申请号：JP2010142540

申请日：2010-06-23

Applicant: Elpida Memory Inc ,  エルピーダメモリ株式会社

Inventor： ONO TAKAO ,  MORISHIMA ATSUSHI

IPC: G06F12/00

CPC classification number: H05K1/141 ,  G06F1/185 ,  H05K3/368 ,  H05K2201/041 ,  H05K2201/044 ,  H05K2201/10159 ,  H05K2201/10318

Abstract: PROBLEM TO BE SOLVED: To increase the number of memory modules to be loaded without increasing the area of a mother board or increasing bus length between a CPU and a memory module.SOLUTION: Disclosed is a memory system including: a memory module 10 configured such that a plurality of memories 11 are mounted on a module substrate 12; and a module socket 20 mounted on a mother board 30 for loading the memory module 10. In this case, the module socket 20 is configured as a pin socket in which a plurality of pins 21 are two-dimensionally arrayed, and each of the plurality of pins is mounted so as to be vertically erected on the mother board 30. Also, the memory module 10 is provided with a contact part 13 having a plurality of through-holes 14 arrayed on the module substrate 12 correspondingly with each of the plurality of pins 21, and configured to, when the corresponding pins 21 are inserted, connecting the pertinent pins 21 to wiring on the module substrate 12.

Abstract translation: 要解决的问题：增加要加载的存储器模块的数量，而不增加主板的面积或增加CPU和存储器模块之间的总线长度。 解决方案：公开了一种存储器系统，包括：存储器模块10，被配置为使得多个存储器11安装在模块基板12上; 以及安装在母板30上用于装载存储器模块10的模块插座20.在这种情况下，模块插座20被配置为销座，其中多个销21是二维排列的，并且多个 引脚安装成垂直竖立在母板30上。而且，存储器模块10设置有接触部13，接触部13具有排列在模块基板12上的多个通孔14，对应于多个 销21，并且构造成当相应的销21插入时，将相关销21连接到模块基板12上的布线。版权所有（C）2012，JPO＆INPIT

公开(公告)号：JP2010537402A

公开(公告)日：2010-12-02

申请号：JP2010521034

申请日：2008-08-13

Applicant: フォース テン ネットワークス,インク.

Inventor： ゴエルゲン，ジョエル，アール． ,  ハント，グレッグ

IPC: H05K3/46 ,  G06F1/18

CPC classification number: H05K3/429 ,  H05K1/0216 ,  H05K1/0237 ,  H05K3/0047 ,  H05K2201/044 ,  H05K2201/09236 ,  H05K2201/09845 ,  H05K2203/0207 ,  H05K2203/0242 ,  H05K2203/175 ,  Y10T29/49165

Abstract: 高速ルータバックプレーンを開示する。 ルータバックプレーンは、多数の信号層上の差動信号ペアを用い、信号層のそれぞれは一対のデジタルグランド層の間に挟まれている。 スルーホールを用いて差動信号ペアを外部コンポーネントに接続する。 配線の複雑さを減らすために、差動信号ペアのうちの少なくとも幾つかは、バイアペアを経由して、どこかそれらのパスに沿って、異なる信号層へ配線される。 スルーホールおよびバイアのうちの少なくとも一部はドリル加工されてホールの導電性スタブ長部分を短縮する。 ホールのドリル加工部分は、第１プロファイルから第２プロファイルへの遷移点を含んで、ドリル加工ホールの端部からの無線周波数反射を低減させる。
【選択図】 図５Ｅ

Abstract translation: 公开了一种高速路由器背板。 路由器背板在多个信号层上使用差分信号对，每个信号对夹在一对数字接地层之间。 通孔用于将差分信号对连接到外部组件。 为了降低路由复杂度，差分信号对中的至少一些在其路径的某处沿着不同的信号层路由通路对。 钻出至少一些通孔和通孔以减少孔的导电短截线长度部分。 孔的钻孔部分包括从第一轮廓到第二轮廓的转变，以减少从钻孔的端部的射频反射。

公开(公告)号：JP4545391B2

公开(公告)日：2010-09-15

申请号：JP2003151248

申请日：2003-05-28

Applicant: 三星電子株式会社Samsung Electronics Co.,Ltd.

Inventor： 勉 周 朴 ,  載 濬 李

IPC: G06F13/16 ,  G06F12/00 ,  G06F13/00 ,  G06F13/40 ,  G11C7/10

CPC classification number: H05K1/0216 ,  G11C7/1006 ,  H05K1/0237 ,  H05K1/14 ,  H05K2201/044 ,  H05K2201/09727 ,  H05K2201/09781

公开(公告)号：JP2009524358A

公开(公告)日：2009-06-25

申请号：JP2008551488

申请日：2007-01-31

Applicant: インテル・コーポレーション

Inventor： バネルジー、ガウラブ ,  ムーニィ、スティーブン

IPC: H03K19/0175 ,  H04B3/02 ,  H04B3/14

CPC classification number: H05K1/025 ,  H01L23/66 ,  H01L2224/16 ,  H01L2924/01078 ,  H01L2924/10253 ,  H01L2924/15174 ,  H01L2924/15311 ,  H01L2924/3011 ,  H01P5/02 ,  H05K1/14 ,  H05K1/181 ,  H05K2201/044 ,  H05K2201/09736 ,  H05K2201/10689 ,  H05K2201/10734 ,  H01L2924/00

Abstract: In some embodiments a passive impedance equalization network for high speed serial links is described. The impedance equalization network includes at least one stepped impedance transformer near points of impedance discontinuities. The impedance discontinuities may be at an interface connection between two circuit boards. The impedance discontinuities on a circuit board may be at a die-package interface and/or a package-board interface. The stepped impedance transformer may be formed in a package trace, a board trace or both. Forming the stepped impedance transformers in the traces requires no modification to existing package/board design methodology or technology. The stepped impedance transformers can provide impedance matching over a range of frequencies. To account for modeling errors in the design of the stepped impedance transformers integrated circuits transmitting data over the serial link may include active circuitry to select an output/input impedance for transmitters/receivers. Other embodiments are otherwise disclosed herein.

公开(公告)号：JP2008520098A

公开(公告)日：2008-06-12

申请号：JP2007541200

申请日：2005-10-17

Applicant: エフシーアイ

Inventor： ミニチ、スティーブン

IPC: H05K1/14 ,  H05K3/46

CPC classification number: H05K1/144 ,  H01R12/585 ,  H05K3/308 ,  H05K2201/044 ,  H05K2201/096 ,  H05K2201/10189 ,  H05K2201/1059

Abstract: 【解決手段】中間平板が開示される。 この中間平板は、第１コネクタに取付けられた尾部を受けるようにされた複数のメッキされたバイアを有し、さらに第２コネクタに取付けられた尾部を受けるようにされた複数のメッキされていない間隔穴を有する第１プリント回路基板を有する。 前記第２プリント回路基板は、前記第２コネクタに取付けられた尾部を受けるようにされた複数のメッキされたバイアを有し、さらに前記第１コネクタに取付けられた尾部を受けるようにされた複数のメッキされていない間隔を有する。
【選択図】
図３

公开(公告)号：JP2007333547A

公开(公告)日：2007-12-27

申请号：JP2006165466

申请日：2006-06-15

Applicant: Hitachi Ltd ,  株式会社日立製作所

Inventor： SHIMOIRISA TAKAHIRO ,  KAWADA ATSUMI ,  OZAWA FUSAAKI

IPC: G01T1/161 ,  G01T1/24 ,  H05K1/14 ,  H05K3/36 ,  H05K9/00

CPC classification number: H05K1/14 ,  H05K7/1408 ,  H05K9/0062 ,  H05K2201/044 ,  H05K2201/2018

Abstract: PROBLEM TO BE SOLVED: To provide a printed circuit board mounting structure, mounting a semiconductor element capable of detecting or transmitting light, electromagnetic wave, vibration and so on through a printed circuit board with high positional accuracy, and an electronic device such as a nuclear medicine diagnosis apparatus including the printed circuit board mounting structure.
SOLUTION: In this printed circuit board mounting structure, connectors provided on each of a plurality of slave printed circuit boards juxtaposed on a master printed circuit board fixed to a metal-made backboard are respectively inserted in a plurality of connectors juxtaposed on the master printed circuit board. Both ends near the semiconductor element mounted on the respective slave printed circuit boards are partially held between a first metal-made frame and a second metal-made frame and fixed there to achieve high positional accuracy.
COPYRIGHT: (C)2008,JPO&INPIT

Abstract translation: 要解决的问题：为了提供一种印刷电路板安装结构，通过具有高位置精度的印刷电路板安装能够检测或发射光，电磁波，振动等的半导体元件，以及电子设备 作为包括印刷电路板安装结构的核医学诊断装置。 解决方案：在该印刷电路板安装结构中，设置在并置在固定到金属制背板上的主印刷电路板上的多个从属印刷电路板中的每一个上的连接器分别插入并置在金属制背板上的多个连接器中 主印刷电路板。 安装在各自的从属印刷电路板上的半导体元件附近的两端部分地保持在第一金属制框架和第二金属制框架之间并固定在其上以实现高位置精度。 版权所有（C）2008，JPO＆INPIT

公开(公告)号：JP4002378B2

公开(公告)日：2007-10-31

申请号：JP36879499

申请日：1999-12-27

Applicant: エルピーダメモリ株式会社

Inventor： 誠司 船場 ,  洋二 西尾

IPC: G01R31/28 ,  G06F12/00 ,  G06F13/16 ,  G11C5/00 ,  G11C7/10 ,  G11C7/22 ,  G11C11/401 ,  G11C11/4076 ,  G11C29/02 ,  H01L21/822 ,  H01L27/04 ,  H03K19/0175 ,  H05K1/02 ,  H05K1/14

CPC classification number: G11C7/22 ,  G11C5/04 ,  G11C7/1045 ,  G11C7/222 ,  G11C11/4076 ,  G11C29/02 ,  G11C29/025 ,  G11C29/028 ,  G11C29/50012 ,  H05K1/0248 ,  H05K1/0268 ,  H05K1/14 ,  H05K2201/044 ,  H05K2201/09781

Abstract: A dummy wiring 25 is provided for simulating an actual wiring 26 connecting semiconductor integrated circuits 2 and 6 on a circuit board. The semiconductor integrated circuit comprises a data output circuit 28 capable of variably setting the slew rate and a circuit 29 for measuring signal delay time between a signal sending point and a signal reflection point (characteristic impedance mismatching point) using the dummy wiring 25, and the delay time so obtained by the measuring circuit is used for the determination of the signal transition time of the output circuit. The transition time of the signal is set at least twice of the signal delay time between the signal sending point and the wiring branch at the nearest end. In this way, signal transmission with alleviated reflection by the reflection point at the nearest end is realized.

公开(公告)号：JP2007525862A

公开(公告)日：2007-09-06

申请号：JP2006514915

申请日：2004-05-20

Applicant: インテル コーポレイション

Inventor： クリッチロー，ジョン ,  ベンハム，ジョン ,  リアン，タオ

IPC: H01P5/18 ,  G06F13/40 ,  H01P3/08 ,  H01P5/00 ,  H05K1/02

CPC classification number: G06F13/4086 ,  H01P5/185 ,  H05K1/0239 ,  H05K2201/044 ,  H05K2201/09236 ,  H05K2201/09263 ,  H05K2201/10189

Abstract: デジタル伝送システムと共に使用するためのコンパクトな電磁気結合器を記載する。 １つの実施例では、機器は、幾何学形状を有する部分を含む第１の伝送構造を含む。 第２の伝送構造は、幾何学形状を有し、第１の伝送線路構造の幾何学形状を有する部分に近接して位置付けられ、第１の伝送構造とコンパクトな電磁気結合器を形成する。 電磁気結合器の幾何学形状は、標準カードコネクタのフットプリントにおける配置を可能にする。 このように形成されたコンパクト電磁気結合器は、第１の伝送構造に沿って送信された信号の論理状態及びタイミングの再構成を可能にする。

公开(公告)号：JP2007142307A

公开(公告)日：2007-06-07

申请号：JP2005336725

申请日：2005-11-22

Applicant: Hitachi Ltd ,  株式会社日立製作所

Inventor： OSAKA HIDEKI

IPC: H05K3/46

CPC classification number: H05K1/0216 ,  H01L23/49838 ,  H01L23/50 ,  H01L23/66 ,  H01L2223/6638 ,  H01L2924/0002 ,  H01L2924/3011 ,  H04L25/0272 ,  H04L25/0278 ,  H04L25/08 ,  H05K1/0245 ,  H05K1/0251 ,  H05K1/0298 ,  H05K2201/0352 ,  H05K2201/044 ,  H05K2201/09236 ,  H01L2924/00

Abstract: PROBLEM TO BE SOLVED: To solve a problem that, when high speed differential signals are transmitted to a differential interconnection, in the case of interposing a via-hole having an open stab, a waveform distortion arises by impedance mismatch in the open stab causing jitter to be generated.
SOLUTION: To the differential interconnection passing through the via-hole having the open stab, the degree of coupling is made small with the differential characteristic impedance kept constant. Consequently, since the impact of the backward crosstalk noise caused by the coupling can be suppressed small, the jitter can be suppressed.
COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题为了解决当将高速差分信号传输到差动互连时的问题，在插入具有开路的通孔的情况下，由于开路中的阻抗不匹配而产生波形失真 刺激会产生抖动。 解决方案：通过具有开路尖端的通孔的差分互连，使差分特性阻抗保持恒定，使耦合度变小。 因此，由于可以将由耦合引起的反向串扰噪声的影响抑制得较小，所以可以抑制抖动。 版权所有（C）2007，JPO＆INPIT