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公开(公告)号：KR100627134B1
公开(公告)日：2006-09-25
申请号：KR1020050037956
申请日：2005-05-06
Applicant: 한국전자통신연구원
Abstract: 본 발명은 반도체 집적회로(Integrated Circuit)에 적용되는 반도체 제어 정류기(Silicon Controlled Rectifier; SCR)를 이용한 정전기 방전(Electro-static discharge; ESD) 보호 회로에 관한 것으로, 3중 웰 구조의 반도체 기판을 사용하여 ggNMOS 소자의 기판에 해당하는 p웰에 바이어스를 인가할 수 있도록 함으로써 반도체 제어 정류기의 트리거 전압이 종래보다 감소될 수 있으며, PNP 및 NPN 바이폴라 트랜지스터로 구성되는 두 개의 반도체 제어 정류기를 통해 방전 경로가 형성되도록 함으로써 방전 용량이 증대될 수 있다.
정전기 방전(ESD), 보호 회로, 반도체 제어 정류기(SCR), 트리거 전압, RC 네트워크-
公开(公告)号：KR100609382B1
公开(公告)日：2006-08-08
申请号：KR1020050034401
申请日：2005-04-26
Applicant: 한국전자통신연구원
Abstract: 본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, 표면에 산화막이 형성되고, 내부에 매립산화막층과 상기 매립산화막층의 하부에 수소매립층을 구비한 컨트롤 웨이퍼를 제작하는 단계와, 상기 컨트롤 웨이퍼의 산화막 상에 핸들 웨이퍼를 접합시키는 단계와, 상기 수소매립층 하부의 컨트롤 웨이퍼를 제거한 후 노출되는 컨트롤 웨이퍼를 소정 두께 제거하는 단계를 포함함으로써, 기존에 적용된 고비용의 화학기계적 연마(CMP)공정 등이 사용되지 않기 때문에 공정이 비교적 단순하고 실시가 용이하며, 고품질의 균일하고 초박막의 특성을 가지는 다중의 SOI 기판을 제조할 수 있는 효과가 있다.
나노 소자, 반도체, SOI, 실리콘웨이퍼, 매립산화막층, 수소매립층, 산소이온, 수소이온Abstract translation: 本发明涉及一种制造绝缘体上硅（SOI）衬底的方法，该方法包括在其表面上形成氧化膜，在其中形成埋入氧化膜层， 制造控制晶片的步骤，在控制晶片的氧化物膜上接合处理晶片的步骤，以及在除去氢包埋层下的控制晶片之后除去暴露的控制晶片的步骤， 由于不使用昂贵的化学机械抛光（CMP）工艺，可以制造多个具有相对简单且易于实施的工艺的SOI衬底以及高质量的均匀且超薄的薄膜特性。
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公开(公告)号：KR100609377B1
公开(公告)日：2006-08-08
申请号：KR1020050038732
申请日：2005-05-10
Applicant: 한국전자통신연구원
IPC: H01L21/20
Abstract: 본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, (a) 제1 웨이퍼의 소정 깊이에 매립산화막층을 형성한 후 상기 제1 웨이퍼 상에 산화막을 형성하는 단계와, (b) 상기 매립산화막층보다 깊은 깊이의 상기 제1 웨이퍼에 수소매립층을 형성하는 단계와, (c) 상기 제1 산화막 상에 제2 웨이퍼를 접합시키는 단계와, (d) 상기 매립산화막층과 상기 수소매립층 사이의 제1 웨이퍼가 노출되도록 상기 수소매립층 하부의 제1 웨이퍼를 제거하는 단계와, (e) 상기 매립산화막층과 상기 산화막 사이의 제1 웨이퍼가 노출되도록 상기 단계(d)에서 노출된 상기 제1 웨이퍼 및 상기 매립산화막층을 순차적으로 제거하는 단계와, (f) 상기 단계(e)에서 노출된 상기 제1 웨이퍼의 소정 두께를 제거하는 단계를 포함함으로써, 기존에 적용된 고비용의 화학기계적 연마(CMP)공정 등이 사용되지 않기 때문에 공정이 비교적 단순하고 실시가 용이하며, 고품질의 균일하고 초박막의 특성을 가지는 SOI 기판을 제조할 수 있는 효과가 있다.
나노 소자, 반도체, SOI, 실리콘웨이퍼, 매립산화막층, 수소매립층, 산소이온, 수소이온Abstract translation: 本发明涉及一种制造绝缘体上硅（SOI）衬底的方法，包括以下步骤：（a）在第一晶片上以预定深度形成掩埋氧化物层， （B）在比所述埋入氧化层深的深度处在所述第一晶片上形成氢埋层;（c）将第二晶片接合在所述第一氧化层上;以及 去除掩埋氧化层下的第一晶片以暴露掩埋氧化层和掩埋氧化层之间的第一晶片;（e）去除掩埋氧化层和掩埋氧化层之间的第一晶片， 依次去除在步骤（d）中暴露的第一晶片和掩埋氧化物层;以及（f）去除在步骤（e）中暴露的预定厚度的第一晶片， 现有 该过程是相对简单的，因为成本高，如化学机械抛光（CMP）工艺被施加不使用和容易地进行，并且可以产生具有超薄膜的特性的SOI衬底的影响的高品质和均一性。
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公开(公告)号：KR1020060067189A
公开(公告)日：2006-06-19
申请号：KR1020040105702
申请日：2004-12-14
Applicant: 한국전자통신연구원
CPC classification number: H03K23/667 , H03L7/193 , H03L7/1976
Abstract: 본 발명은 위상고정루프를 이용한 Fractional-N 주파수 합성기에 관한 것이다. 본 발명에 따른 주파수 합성기는 고차 시그마-델타 변조기, 펄스-스왈로우 방식의 다중모드 분주기, 저위상잡음을 갖는 부궤환 방식의 LC-공조 전압제어발진기를 포함한다. 이러한 구성에 의해, 본 발명의 시그마-델타 Fractional-N 주파수 합성기는 시그마-델타에 의한 노이즈 쉐이핑과 우수한 스퓨리어스 억제 기능을 가진다.
fractional-N 주파수 합성기, 위상고정루프, 시그마-델타, 펄스-스왈로우, 다중모드 분주기, LC-공조 전압제어발진기-
公开(公告)号：KR1020060067104A
公开(公告)日：2006-06-19
申请号：KR1020050038732
申请日：2005-05-10
Applicant: 한국전자통신연구원
IPC: H01L21/20
CPC classification number: H01L21/76251 , H01L21/76243
Abstract: 본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, (a) 제1 웨이퍼의 소정 깊이에 매립산화막층을 형성한 후 상기 제1 웨이퍼 상에 산화막을 형성하는 단계와, (b) 상기 매립산화막층보다 깊은 깊이의 상기 제1 웨이퍼에 수소매립층을 형성하는 단계와, (c) 상기 제1 산화막 상에 제2 웨이퍼를 접합시키는 단계와, (d) 상기 매립산화막층과 상기 수소매립층 사이의 제1 웨이퍼가 노출되도록 상기 수소매립층 하부의 제1 웨이퍼를 제거하는 단계와, (e) 상기 매립산화막층과 상기 산화막 사이의 제1 웨이퍼가 노출되도록 상기 단계(d)에서 노출된 상기 제1 웨이퍼 및 상기 매립산화막층을 순차적으로 제거하는 단계와, (f) 상기 단계(e)에서 노출된 상기 제1 웨이퍼의 소정 두께를 제거하는 단계를 포함함으로써, 기존에 적용된 고비용의 화학기계적 연마(CMP)공정 등이 사용되지 않기 때문에 공정이 비교적 단순하고 실시가 용이하며, 고품질의 균일하고 초박막의 특성을 가지는 SOI 기판을 제조할 수 있는 효과가 있다.
나노 소자, 반도체, SOI, 실리콘웨이퍼, 매립산화막층, 수소매립층, 산소이온, 수소이온-
Patent Agency Ranking
公开(公告)号：KR1020060065444A
公开(公告)日：2006-06-14
申请号：KR1020050038736
申请日：2005-05-10
Applicant: 한국전자통신연구원
CPC classification number: H03G1/0029 , H03F3/45475 , H03F2203/45026
Abstract: 본 발명은 가변 이득 증폭기(Variable Gain Amplifier, 이하, 'VGA'라 함)에 관한 것으로, 제1 및 제2 입력전압을 차동 입력하여 소정 전류가 공급되고, 상기 공급된 전류를 제공받아 외부의 조절전압에 따라 트랜스컨덕턴스의 크기를 조절하여 다양한 출력전류를 발생하기 위한 제1 수단과, 제1 바이어스 전압에 따라 미러 형태를 전류를 발생하고, 상기 발생된 미러 전류와 제2 바이어스 전압을 이용하여 상기 제1 수단에 안정적인 바이어스를 공급하기 위한 제2 수단과, 상기 제1 수단에 의해 발생된 출력전류에 따라 가변 이득을 갖는 출력전압을 발생하기 위한 제3 수단을 포함함으로써, 안정된 바이어스 공급에 의한 저왜곡(low distortion) 및 고대역(high frequency bandwidth)의 특성을 가지고, 고속으로 동작하는 저전압 CMOS VGA 회로를 집적회로(IC) 내에 내장할 수 있으며, 간단히 구현할 뿐만 아니라 그 면적을 최소화할 수 있는 효과가 있다.
가변 이득 증폭기, CMOS, 바이어스, 미러 전류, 바이어스 공급부Abstract translation: 本发明中，第一和第二输入电压与输入差分具有预定的电流供应，外部接收的提供所述可变增益放大器的电源电流控制（可变增益放大器，在下文中，在下文中“VGA”） 第一装置，用于通过根据电压调节互导的幅度来产生各种输出电流;第二装置，用于根据第一偏置电压产生反射镜类型的电流; 用于向第一装置提供稳定偏置的第二装置和用于根据由第一装置产生的输出电流产生具有可变增益的输出电压的第三装置， 具有低失真和高频带宽并且高速工作的低电压CMOS VGA电路可以嵌入到集成电路（IC）中， 因为它实现安全，因为是它可能最小化的区域的效果。
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公开(公告)号：KR100584124B1
公开(公告)日：2006-05-30
申请号：KR1020040015070
申请日：2004-03-05
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 본 발명은 균일 두께를 가진 스트레인드 실리콘 채널이 형성가능한 반도체 소자용 기판 제조방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 본 발명의 반도체 소자용 기판 제조방법은 제 1 실리콘 기판 상에 도핑된 SiGe층 및 스트레인드 실리콘 채널층을 에피텍셜 공정으로 차례로 성장하는 단계와, 수소 또는 질소 이온을 상기 제 1 실리콘 기판의 일영역에 주입하여 이온 주입층이 상기 제 1 실리콘 기판을 2개의 영역으로 양분하도록 하는 단계와, 제 1 산화막이 형성된 제 2 실리콘 기판을 상기 제 1 실리콘 기판의 상기 스트레인드 실리콘 채널층이 형성된 면과 대향하도록 서로 부착하는 단계와, 제 1 실리콘 기판과 제 2 실리콘 기판을 이온 주입층을 기준으로 분리하는 단계를 포함한다.
CMOS, 스트레인드 실리콘, SOI-
公开(公告)号：KR100580843B1
公开(公告)日：2006-05-16
申请号：KR1020030094829
申请日：2003-12-22
Applicant: 한국전자통신연구원
IPC: H04B7/02
CPC classification number: H04L1/0656 , G06F17/16 , H04L25/0242
Abstract: 본 발명은, MIMO 통신시스템 수신기의 V-BLAST에서 채용할 수 있으며 보다 효율적으로 채널전달함수행렬을 처리할 수 있는 채널전달함수행렬의 처리방법 및 채널전달함수 처리장치를 제공한다.
본 발명에 따르면, 채널전달함수행렬(H)을 소정의 로그변환 테이블을 이용하여 로그변환하고, 로그변환된 채널전달함수행렬(H)의 허미션행렬(H
H )을 산출한다. 다음에, 로그변환된 채널전달함수행렬과 허미션행렬의 덧셈 및 쟈코비안 연산을 이용하여 곱행렬(A)을 산출하고 이 곱행렬의 역행렬(A
-1 )의 여인자 및 결정인자를 산출한다. 이 여인자 및 결정인자 각각과 상기 허미션행렬(H
H )의 덧셈 및 쟈코비안 연산을 이용하여 의사역행렬을 산출한 후, 산출된 의사역행렬을 역로그변환 테이블을 이용하여 역로그변환한다.
본 발명에 따른 V-BLAST 복호기는 많은 양의 곱셈기를 필요로 하는 실수도메인 연산을 수행하지 않고, 입력된 채널전달함수행렬(H)을 이진로그를 취하여 로그도메인의 값으로 변환하고, 간단한 덧셈기와 쟈코비안을 사용하여 구현할 수 있다.
V-BLAST, 채널전달함수, 의사역행렬, 쟈코비안, 로그도메인-
公开(公告)号：KR100546488B1
公开(公告)日：2006-01-26
申请号：KR1020040061205
申请日：2004-08-03
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 벌크 실리콘 기판을 사용하는 FIN-FET 또는 Tri-gate 소자 제조시 FIN 채널의 정확한 높이 제어와 높이 균일도 특성을 확보할 수 있을 뿐만 아니라 공정 수행이 용이하고, 단순하여 양산화가 용이한 반도체 소자의 제조 방법에 관한 것이다.
본 발명의 반도체 소자의 제조 방법은, 반도체 소자의 제조 방법에 있어서, (a) 실리콘 기판 상에 실리콘 산화막의 단층막으로 이루어진 소자 절연막을 형성하는 단계; (b) 상기 소자 절연막 상에 감광막 패턴을 형성시킨 후, 상기 감광막 패턴을 식각 마스크로 이용하여 활성 영역을 형성하기 위해 상기 소자 절연막을 식각하고, 상기 감광막 패턴을 제거한 다음 세정공정을 실시하는 단계; (c) 상기 형성된 활성 영역에 채널용 에피막을 상기 소자 절연막의 최상부위로 올라오도록 과잉성장하는 단계; (d) 상기 과잉성장된 채널용 에피막을 상기 소자 절연막 상부까지 식각하는 단계; (e) 상기 소자 절연막을 일정한 두께만큼 식각 및 평탄화 하는 단계; 및 (f) 상기 결과물의 전체 상부면에 순차적으로 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
FIN-FET, 반도체, 에피막, 실리콘 기판, 소자 절연막Abstract translation: 制造半导体器件的方法技术领域本发明涉及一种制造半导体器件的方法，并且更具体地涉及使用体硅衬底制造FIN-FET或三栅器件的方法， 更具体地说，涉及一种易于执行并且大批量生产的半导体器件的制造方法。
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公开(公告)号：KR100533536B1
公开(公告)日：2005-12-06
申请号：KR1020020081479
申请日：2002-12-18
Applicant: 한국전자통신연구원
IPC: H01Q3/26
Abstract: 본 발명은 스마트 안테나 수신기에서의 적응빔 형성을 위한 정규화 장치에 관한 것이다. 수신 신호의 가중치 벡터를 구하는 데 대표적으로 이용되는 NLMS(Normalized least mean square) 알고리즘을 구현하기 위해서는 다수의 곱셈기와 나눗셈기가 사용된다. 본 발명은 실시간 다중화 처리에 문제가 되는 나눗셈기를 사용하지 않고 역수 룩업테이블 및 곱셈기를 사용하여 나눗셈 연산을 수행함으로써 동작속도를 향상시키고 하드웨어의 크기를 줄일 수 있도록 한다. 다수의 배열 안테나를 통해 수신되는 신호를 다중화하고, 다중화된 신호를 제곱한 후 배열 안테나 수만큼 적산하고, 적산된 결과의 역수와 다중화된 신호를 곱하여 나눗셈 연산을 수행한다.
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