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公开(公告)号：KR1020060067092A
公开(公告)日：2006-06-19
申请号：KR1020050034401
申请日：2005-04-26
Applicant: 한국전자통신연구원
CPC classification number: H01L21/76243 , H01L21/30604 , H01L21/30625
Abstract: 본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, 표면에 산화막이 형성되고, 내부에 매립산화막층과 상기 매립산화막층의 하부에 수소매립층을 구비한 컨트롤 웨이퍼를 제작하는 단계와, 상기 컨트롤 웨이퍼의 산화막 상에 핸들 웨이퍼를 접합시키는 단계와, 상기 수소매립층 하부의 컨트롤 웨이퍼를 제거한 후 노출되는 컨트롤 웨이퍼를 소정 두께 제거하는 단계를 포함함으로써, 기존에 적용된 고비용의 화학기계적 연마(CMP)공정 등이 사용되지 않기 때문에 공정이 비교적 단순하고 실시가 용이하며, 고품질의 균일하고 초박막의 특성을 가지는 다중의 SOI 기판을 제조할 수 있는 효과가 있다.
나노 소자, 반도체, SOI, 실리콘웨이퍼, 매립산화막층, 수소매립층, 산소이온, 수소이온-
公开(公告)号：KR100580998B1
公开(公告)日：2006-05-17
申请号：KR1020030091708
申请日：2003-12-16
Applicant: 한국전자통신연구원
IPC: H01L21/20
Abstract: 본 발명은 초박형 SOI 웨이퍼 제조 방법에 관해 개시한다. 내부에는 수소 주입층 및 매몰 산화층이 형성되고, 표면에는 산화막이 형성된 콘트롤 웨이퍼를 준비한다. 핸들 웨이퍼의 상부 표면에 상기 콘트롤 웨이퍼의 산화막 표면을 접합한 후 스마트 컷 방법으로 상기 수소 주입층 상부의 실리콘을 제거한다. 상기 매몰 산화층 상부의 실리콘 및 상기 매몰 산화층을 제거한 후 노출되는 실리콘을 소정 두께 연마한다. 본 발명의 SOI 웨이퍼는 웨이퍼 수준에서 높은 두께 균일도와 우수한 막질을 갖는 실리콘 활성층을 포함하며, 저비용으로 제조가 가능하다.
SOI, SIMOX, UNIBOND, 균일도, 결함, 계면 특성-
公开(公告)号：KR100533912B1
公开(公告)日：2005-12-06
申请号：KR1020020081024
申请日：2002-12-18
Applicant: 한국전자통신연구원
Abstract: 저전압 구동 플라즈마 표시 패널(plasma display panel) 장치 및 그 제조 방법을 제공한다. 본 발명의 저전압 구동 플라즈마 표시 패널 장치는 화면 표시부가 되는 전면 기판을 구성하는 제1기판과, 상기 제1기판에 이격되어 방전될 가스가 도입되는 공간을 제공하고 배면 기판을 구성하는 제2기판과, 상기 제1기판 및 상기 제2기판 사이를 단위 표시 셀 별로 구획짓는 격벽들과, 상기 제1기판에 대향하는 상기 제2기판의 앞면 및 격벽 상에 도입되는 형광층과, 상기 단위 표시 셀 별로 상기 형광층에 대향되는 상기 제1기판에 도입되고 상기 가스의 방전을 위해 탄소 나노튜브 에미터를 이용하여 전자들을 방출하는 전자총과, 상기 제1기판의 뒷면에 도입되고, 일정 전압으로 스캔하는 스캔 전극과, 상기 방전을 유지할 교류 전압이 인가되는 유지전극으로 구성되는 방전 전극들을 포함하여 구성될 수 있다. 이상과 같이 본 발명의 플라즈마 표시 패널 장치는 각 단위 셀 내부에 고효율 저전압 구동 전자총을 구비함으로써, 저전압, 저전력 및 고해상도의 특성을 구현할 수 있다.
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公开(公告)号：KR100528965B1
公开(公告)日：2005-11-15
申请号：KR1020020073314
申请日：2002-11-23
Applicant: 한국전자통신연구원
Abstract: 저전압 구동 플라즈마 표시 패널(plasma display panel) 장치 및 그 제조 방법을 제공한다. 본 발명의 일 관점에 따른 장치는 고효율 저전압 구동 전자총을 포함하여 구성된다. 예를 들어, 제1기판과, 제1기판에 이격되어 방전될 가스가 도입되는 공간을 제공하는 투명한 제2기판과, 제1기판 및 상기 제2기판 사이를 단위 표시 셀 별로 구획짓는 격벽들과, 제1기판에 대향하는 상기 제2기판 면 상에 도입되는 형광층과, 단위 표시 셀 별로 형광층에 대향되는 제1기판 면 상에 도입되어 가스의 방전을 위한 전자들을 방출할 전자총이되, 제1기판의 표면 보다 낮게 도입되어 캐소드로 이용되는 제1내측 전극, 제1내측 전극 상에 도입된 탄소 나노튜브 에미터, 제1기판을 관통하여 제1내측 전극에 연결되는 제1외측 전극, 제1기판 상에 도입된 애노드로 이용되는 제2내측 전극, 및 이에 연결되는 제2외측 전극을 포함하는 전자총, 및 제1기판의 후면에 도입되어 방전을 위한 교류 전압이 인가되는 방전 전극들을 포함하여 구성될 수 있다.
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公开(公告)号：KR1020050065908A
公开(公告)日：2005-06-30
申请号：KR1020030097071
申请日：2003-12-26
Applicant: 한국전자통신연구원
IPC: H01L27/092 , H01L21/8228
Abstract: 본 발명은 기판, 기판 상에 형성된 Fin 채널, 게이트 절연막, 게이트 및 소스/드레인 전극을 포함하여 구성된 FinFET의 Fin 채널에 있어서, Fin 채널은 실리콘 기판 상에 버퍼층인 경사 SiGe층 상부에 에피택셜 성장된 이완된 SiGe층 및 스트레인드 실리콘층을 포함하여 구성되거나, 실리콘 기판 상에 에피택셜 성장된 스트레인드 SiGe층 및 에피택셜 실리콘층을 포함하여 구성되도록 한다. 이러한 구성을 통해서, 종래의 실리콘 Fin 보다 소자의 성능을 크게 향상시킬 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020050007658A
公开(公告)日：2005-01-21
申请号：KR1020030047184
申请日：2003-07-11
Applicant: 한국전자통신연구원
IPC: G09G3/30
CPC classification number: G09G3/3283 , G09G3/3241 , G09G2310/027 , G09G2330/021
Abstract: PURPOSE: A low power and high density source driver and a current driven active matrix organic electroluminescence device provided with the same are provided to increase the degree of integration by operating the inner circuits of the driver with a normal voltage. CONSTITUTION: A low power and high density source driver includes a shift register unit(310), a data latch unit(320), a line latch unit(330), a current digital-to-analog converter(340) and a high voltage protection unit(350). The shift register unit outputs the enable signal for storing the data. The data latch unit stores the digital data inputted from outside. The line latch unit outputs the stored data in parallel simultaneously. The current digital-to-analog converter converts the digital signal outputted from the line latch unit and outputs the converted signal as the current signal. And, the high voltage protection unit transmits the outputs the outputs of the current digital-to-analog converter to the source line of the external panel and protects the inner circuits from the high voltage of the panel side.
Abstract translation: 目的：提供一种低功率和高密度源极驱动器及其驱动的驱动有源矩阵有机电致发光器件，以通过以正常电压操作驱动器的内部电路来增加集成度。 构成：低功率和高密度源驱动器包括移位寄存器单元（310），数据锁存单元（320），线锁存单元（330），当前数模转换器（340）和高电压 保护单元（350）。 移位寄存器单元输出用于存储数据的使能信号。 数据锁存单元存储从外部输入的数字数据。 线路锁存单元同时并行输出存储的数据。 当前的数/模转换器转换从线锁存单元输出的数字信号，并输出转换的信号作为电流信号。 而且，高电压保护单元将输出的当前数模转换器的输出发送到外部面板的源极线，并保护内部电路免受面板侧的高压。
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公开(公告)号：KR100398046B1
公开(公告)日：2003-09-19
申请号：KR1020010047622
申请日：2001-08-08
Applicant: 한국전자통신연구원
IPC: H01L21/768
Abstract: PURPOSE: A method for fabricating a metal interconnection of a semiconductor device is provided to prevent a fine pillar-type metal pattern, by making metal layers connected by a pillar-type metal pattern, by forming the metal pattern after a process for patterning a metal layer for forming a lower metal interconnection, by having the lower metal interconnection and the metal pad made of a metal layer, and by making the lower portion of the metal pattern broader than the upper portion. CONSTITUTION: An interlayer dielectric is formed on a semiconductor substrate(301) and patterned to form a contact hole so that a predetermined portion of the substrate is exposed. A metal layer and an anti-reflective coating(ARC) are sequentially formed on the interlayer dielectric to fill the contact hole. The ARC is patterned. The metal layer in the exposed portion is etched to form a lower metal interconnection. After a photoresist layer is formed, a predetermined photoresist layer pattern is formed on the ARC. The photoresist layer is patterned to make the photoresist layer left between the lower metal interconnections. After the ARC is patterned, the metal layer in the exposed portion is etched to form the metal pattern. After a spacer(306) is formed on the sidewall of the metal pattern and the lower metal interconnection, the metal layer in the exposed portion is etched. The second interlayer dielectric(313) is formed and planarized until the surface of the metal pattern is exposed. A metal interconnection is formed on the second interlayer dielectric.
Abstract translation: 目的：提供一种用于制造半导体器件的金属互连的方法，以通过在用于图案化金属图案的工艺之后形成金属图案来制造通过柱型金属图案连接的金属层来防止细柱型金属图案 通过使下金属互连和由金属层制成的金属焊盘以及通过使金属图案的下部比上部宽而形成下金属互连。 构成：在半导体衬底（301）上形成层间电介质并将其图案化以形成接触孔，使得衬底的预定部分被暴露。 在层间电介质上顺序形成金属层和抗反射涂层（ARC）以填充接触孔。 ARC是图案化的。 暴露部分中的金属层被蚀刻以形成下金属互连。 在形成光致抗蚀剂层之后，在ARC上形成预定的光致抗蚀剂层图案。 将光致抗蚀剂层图案化以使光致抗蚀剂层留在下金属互连之间。 在ARC被图案化之后，暴露部分中的金属层被蚀刻以形成金属图案。 在金属图案的侧壁和下金属互连上形成间隔件（306）之后，蚀刻暴露部分中的金属层。 形成并平坦化第二层间电介质（313），直到金属图案的表面暴露。 在第二层间电介质上形成金属互连。
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公开(公告)号：KR100609367B1
公开(公告)日：2006-08-08
申请号：KR1020050034402
申请日：2005-04-26
Applicant: 한국전자통신연구원
IPC: H01L21/20
Abstract: 본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, 제1 웨이퍼의 소정 깊이에 매립산화막층을 형성한 후 상기 제1 웨이퍼 상에 제1 산화막을 형성하는 단계와, 상기 제1 웨이퍼의 상면이 노출되도록 상기 제1 웨이퍼 상부의 제1 산화막을 제거한 후 노출된 상기 제1 웨이퍼의 상면에 반도체 에피막층 및 반도체층을 순차적으로 형성하는 단계와, 상기 반도체층 상에 소정 두께의 제2 산화막이 형성된 제2 웨이퍼를 접합시키는 단계와, 상기 반도체층이 노출되도록 상기 제1 웨이퍼 하부의 제1 산화막, 상기 매립산화막층 하부의 제1 웨이퍼, 상기 매립산화막층, 상기 반도체 에피막층과 상기 매립산화막층 사이의 제1 웨이퍼 및 상기 반도체 에피막층을 순차적으로 제거하는 단계를 포함함으로써, 공정이 비교적 단순하고 실시가 용이하며, 고품질의 균일하고 초박막의 특성을 가지는 SOI 기판을 제조할 수 있는 효과가 있다.
나노 소자, 반도체, SOI, 실리콘웨이퍼, 매립산화막층, 산소이온, 반도체 에피막층-
公开(公告)号：KR100596508B1
公开(公告)日：2006-07-05
申请号：KR1020030097071
申请日：2003-12-26
Applicant: 한국전자통신연구원
IPC: H01L27/092 , H01L21/8228
Abstract: 본 발명은 실리콘 기판과, 상기 실리콘 기판상에 형성된 Fin 채널, 게이트 절연막, 게이트 및 소스/드레인 전극을 포함하는 FinFET 및 FinFET의 Fin채널 제조방법에 관한 것으로서, 상기 Fin 채널은, 상기 실리콘 기판상에 형성되는 버퍼층인 경사 SiGe층상에 형성되며, 상기 경사 SiGe층 상부에 에피택셜 성장되며 적어도 일영역에 패터닝된 Fin이 구비된 이완된 SiGe층, 및 상기 이완된 SiGe층상에 적어도 상기 Fin상에 형성되는 스트레인드 실리콘층을 포함하여 구성되거나, 상기 실리콘 기판의 적어도 일영역에 패터닝된 실리콘 Fin, 상기 실리콘 Fin 상에 에피택셜 성장된 스트레인드 SiGe층, 및 상기 스트레인드 SiGe층 상에 에피택셜 실리콘층을 포함하여 구성되도록 한다. 이러한 구성을 통해서, 종래의 실리콘 FinFET 보다 소자의 성능을 크게 향상시킬 수 있다.
나노, Fin, MOSFET, FinFET, 스트레인드 Si, 스트레인드 SiGe, 게이트 절연막-
公开(公告)号：KR100541975B1
公开(公告)日：2006-01-10
申请号：KR1020030096035
申请日：2003-12-24
Applicant: 한국전자통신연구원
IPC: G09G3/30
CPC classification number: G09G3/30 , G09G2310/027 , G09G2320/0276
Abstract: 본 발명은 디지털 신호를 아날로그 신호로 변환하고 이 변환과정에서 동시에 램프 신호를 생성하는 디지털-아날로그 변환/램프 회로를 구비하는 능동 구동형 EL의 소스 구동회로를 제공한다. 이를 통해 온도나 문턱전압 변동에 무관하고 종래의 램프 회로를 사용하지 않을 수 있어 고집적도가 가능하도록 할 수 있다.
능동, 무기 EL, 소스 구동회로
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