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公开(公告)号：KR101797625B1
公开(公告)日：2017-11-15
申请号：KR1020120015695
申请日：2012-02-16
Applicant: 한국전자통신연구원
Inventor： 이자열
IPC: H03M1/50
CPC classification number: H03M1/50 , G04F10/005
Abstract: 본발명은기준클럭을코어스지연시간만큼씩지연시켜출력하는코어스지연셀, 기준클럭에응답하여디시오클럭의상승에지에동기시킨상승에지리타임드클럭을출력하는상승에지리타이머, 기준클럭에응답하여디시오클럭의하강에지에동기시킨하강에지리타임드클럭을출력하는하강에지리타이머, 코어스지연셀의출력을상승에지리타임드클럭및 하강에지리타임드클럭에응답하여래치하는제1 샘플러및 제1 샘플러에서의해출력되는신호로부터기준클럭과상승에지리타임드클럭사이의상승에지프랙셔널위상에러(ε)를코어스위상에러로검출하고, 기준클럭과하강에지리타임드클럭사이의하강에지프랙셔널위상에러(Δτ)를검출하는유사온도계코드검출기를포함하는것을특징으로한다.
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公开(公告)号：KR1020100117339A
公开(公告)日：2010-11-03
申请号：KR1020090036029
申请日：2009-04-24
Applicant: 한국전자통신연구원
CPC classification number: H03L7/16 , H03L7/095 , H03L7/099 , H03L7/103 , H03L2207/50
Abstract: PURPOSE: A digital lock detection apparatus and a frequency synthesizer having the same are provided to detect the lock state in the digital PLL by using a simple delay circuit and a comparator circuit. CONSTITUTION: A comparison unit(210) is inputted with a plurality of control bits. The comparator outputs a bit signal including the bit information on the locking state of the control bits. A delay cell block(220) outputs one clock signal by combining one bit signal outputted from the comparator and a signal which is made by delaying the bit signal as much as the predetermined time.
Abstract translation: 目的：提供一种数字锁定检测装置和具有该锁定检测装置的频率合成器，以通过使用简单的延迟电路和比较器电路来检测数字PLL中的锁定状态。 构成：比较单元（210）输入多个控制位。 比较器输出包括关于控制位的锁定状态的位信息的位信号。 延迟单元块（220）通过组合从比较器输出的一位信号和通过将比特信号延迟多达预定时间而产生的信号来输出一个时钟信号。
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公开(公告)号：KR1020100066320A
公开(公告)日：2010-06-17
申请号：KR1020090060619
申请日：2009-07-03
Applicant: 한국전자통신연구원
CPC classification number: H03H17/08 , H03H21/00 , H03H21/0012 , H03L7/093 , H03L7/0992
Abstract: PURPOSE: A digital proportional integral loop filter is provided to improve the stability of all digital phase locked loop using a proportional integral loop filter. CONSTITUTION: A first proportion amplifier(210) multiplies a first proportion loop gain and a phase-error value. A first integral amplifier(220) multiplies a phase error accumulated value and a first integral loop gain. A second proportion amplifier(240) multiplies the phase-error value and a second proportion loop. A second integral amplifier(250) multiplies the phase-error accumulated value and a second integral loop gain. The first offset generating unit(260) generates a first offset. A second offset generating unit(270) generates a second offset. A first adder(230) adds the outputs of the first proportion amplifier and the first integral amplifier. A second adder(280) adds the outputs of the second proportion amplifier, the second integral amplifier, the first offset generating unit, and the second offset generating unit.
Abstract translation: 目的：提供数字比例积分环路滤波器，以使用比例积分环路滤波器来提高所有数字锁相环的稳定性。 构成：第一比例放大器（210）将第一比例环增益和相位误差值相乘。 第一积分放大器（220）将相位误差累加值和第一积分环路增益相乘。 第二比例放大器（240）将相位误差值和第二比例循环相乘。 第二积分放大器（250）将相位误差累积值和第二积分环路增益相乘。 第一偏移生成单元（260）生成第一偏移。 第二偏移生成单元（270）产生第二偏移。 第一加法器（230）将第一比例放大器和第一积分放大器的输出相加。 第二加法器（280）将第二比例放大器，第二积分放大器，第一偏移生成单元和第二偏移生成单元的输出相加。
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公开(公告)号：KR1020100064285A
公开(公告)日：2010-06-14
申请号：KR1020090027316
申请日：2009-03-31
Applicant: 한국전자통신연구원
Abstract: PURPOSE: An interfering signal controlling apparatus and an interfering signal controlling method using a selective frequency phase converter are provided to effectively eliminate the interfering signal not only narrow frequency band but wide frequency band using a differential amplification principle. CONSTITUTION: A first phase converter(20) differential-outputs a first and a second signals including a phase difference of 180 angle by changing the phase of received RF signal. A second phase converter(21) changes selectively the phase of the signal of a specific frequency band as a specific size in the first signal. A third phase converter(22) changes selectively the phase of the signal of the specific frequency band as the specific size in the second signal. An adder(50) adds the output of the second phase converter and the output of the third phase converter. The specific frequency band signal of the second phase converter and the specific frequency band signal of the third phase converter not have a phase difference of 180 angle.
Abstract translation: 目的：提供一种使用选择性频率相位转换器的干扰信号控制装置和干扰信号控制方法，以便利用差分放大原理，有效地消除干扰信号不仅具有窄频带宽宽频带。 构成：通过改变接收的RF信号的相位，第一相位转换器（20）差分输出包括180°相位差的第一和第二信号。 第二相位转换器（21）选择性地改变特定频带的信号的相位作为第一信号中的特定尺寸。 第三相位转换器（22）选择性地改变特定频带的信号的相位作为第二信号中的特定尺寸。 加法器（50）将第二相位转换器的输出和第三相位转换器的输出相加。 第二相转换器的特定频带信号和第三相转换器的特定频带信号不具有180°的相位差。
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公开(公告)号：KR100810501B1
公开(公告)日：2008-03-07
申请号：KR1020060074089
申请日：2006-08-07
Applicant: 한국전자통신연구원
IPC: H03L7/16
CPC classification number: H03K23/667 , H03L7/0898 , H03L7/093 , H03L7/099 , H03L7/193
Abstract: 본 발명은 위상고정루프(PLL)를 이용한 광대역 다중모드 주파수 합성기로 다중모드 프리스케일러, 위상검출기/전하펌프, 스왈로우 방식의 분주기, 광대역 저위상잡음을 갖는 스위칭 뱅크 LC공조 전압제어발진기로 구성된다. 상기 다중모드 프리스케일러는 5개 모드로 동작하며, 12 GHz까지 분주한다. 상기 발명의 광대역 주파수 합성기는 2 GHz~ 9 GHz사이에서 동작하는 WLAN/HIPERLAN/DSRC/UWB 시스템등 여러 용도에 사용할 수 있다.
본 발명의 광대역 다중모드 주파수 합성기는 기준 고주파 신호와 피드백 고주파 신호의 주파수 및 위상을 비교하는 주파수/위상 검출기; 상기 주파수/위상 검출기의 비교 결과를 전류로 나타내기 위한 전하펌프; 상기 전하펌프 출력 전류의 누적값을 전압으로 나타내기 위한 루프필터; 상기 루프필터의 출력 전압에 대응하는 주파수를 가진 발진 신호를 생성하기 위한 전압제어 발진기; 및 상기 전압제어 발진기의 출력 신호를 지정되는 정수값 만큼 분주하여 상기 피드백 신호로 출력하기 위한 가변 분주기를 포함하는데, 밴드 선택에 따라, 상기 전하펌프의 단위 펌핑 전하량, 상기 루프필터의 회로상수값, 상기 전압제어 발진기의 회로상수값, 상기 가변 분주기의 분주수 중 적어도 2개 이상이 조절되는 것을 특징으로 한다.
주파수 합성기, 가변 분주기, VCO, 프리스케일러, PLL-
Patent Agency Ranking
公开(公告)号：KR101378299B1
公开(公告)日：2014-03-27
申请号：KR1020100038681
申请日：2010-04-26
Applicant: 한국전자통신연구원
Abstract: 본 발명은 감소된 전력 소모량 및 잡음과 간단한 구조를 가질 수 있는 완전디지털 위상고정루프에 관한 것으로, 주파수 설정 워드값과 디지털 제어 발진기(Digital Controlled Oscillator, DCO) 클럭의 위상을 누산하고 기준 클럭과 리타임드클럭간의 미세위상차를 검출하는 위상 카운터; 상기 기준 클럭과 상기 리타임드클럭간의 미세위상차에 따라 상기 주파수 설정 워드와 상기 디지털 제어 발진기 클럭의 위상차를 보상하여 디지털 위상 에러값을 검출하는 위상 검출기; 상기 디지털 위상 에러값을 필터링하고 위상 고정 루프 동작 특성을 제어하는 디지털 루프 필터; 상기 디지털 루프 필터의 출력이 일정해지는 시점을 검출하여 락 지시신호를 발생하는 락 검출기; 상기 락 지시신호에 따라 동작 모드를 전환하면서, 상기 디지털 루프 필터의 출력에 따라 상기 디지털 제어 발진기 클럭의 주파수가 가변되는 디지털 제어 발진기; 및 상기 디지털 제어 발진기 클럭을 낮은 주파수로 리타임드한 상기 리타임드클럭을 발생하는 리타임드클럭 생성기를 포함할 수 있다.
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公开(公告)号：KR101231739B1
公开(公告)日：2013-02-08
申请号：KR1020090027316
申请日：2009-03-31
Applicant: 한국전자통신연구원
Abstract: 본 발명은 선택적 주파수 위상변환기를 이용한 간섭신호 제거장치 및 방법에 관한 것이다. 본 발명에 의한 선택적 주파수 위상변환기를 이용한 간섭신호 제거장치는, 수신된 RF신호의 위상을 변환하여 서로 180도의 위상차가 나는 제1신호와 제2 신호로 차동출력하는 제1위상변환기; 상기 제1신호를 입력받아 특정 주파수 대역의 신호의 위상을 선택적으로 변환시키는 제2위상변환기; 상기 제2신호를 입력받아 특정 주파수 대역의 신호의 위상을 선택적으로 변환시키는 제3위상변환기; 상기 제2위상변환기의 출력과 상기 제3위상변환기의 출력 사이의 신호 지연시간을 보정하는 타이밍제어기; 및 상기 선택적으로 주파수 위상변환되고, 지연시간이 보정된 두 신호를 더하는 덧셈기를 포함하며, 상기 제2 및 제3위상변환기는 특정 주파수 대역의 신호의 위상이 서로 180도 위상차이가 나지 않도록 제1 및 제2신호를 각각 위상변환하는 것을 특징으로 한다.
선택적 주파수 위상변환기, 간섭신호, 차동출력-
公开(公告)号：KR101220173B1
公开(公告)日：2013-01-11
申请号：KR1020090023897
申请日：2009-03-20
Applicant: 한국전자통신연구원
Abstract: 본 발명은, 발진기에서 원하는 출력 주파수를 얻기 위해 입력해주는 비트값인 주파수 채널 워드 명령값(FCW) 및 프로그래머블 분주기의 최소 분주비(n : n은 상수)가 설정된 주파수 보정 루프에 있어서, 입력되는 제어비트에 따라 출력 주파수를 조절하는 발진기(Oscillator)와, 상기 발진기의 출력 주파수를 분주하며, 분주비가 가변되는 프로그래머블 분주기와, 상기 프로그래머블 분주기의 출력신호 및 기준 주파수를 입력받아 상기 기준 주파수의 한주기 동안에 상기 분주기의 출력 신호의 클럭수를 측정하여 출력하는 카운터부, 및 상기 채널 워드 명령값을 상기 최소 분주비로 나눈 값의 정수값인 기준 비교값(p)에서 상기 카운터부에서 출력되는 클럭수를 뺀 값을 상기 발진기의 제어비트로 출력하는 주파수 검출기를 포함하며, 상기 프로그래머블 분주기는 상기 카운터부에서 출력되는 클럭수를 피드백받아 상기 발진기의 출력신호에 대한 분주비를 정하는 것을 특징으로 하는 주파수 보정루프를 제공할 수 있다.
발진기(oscillator), 분주기(divider), 카운터(counter)-
公开(公告)号：KR100864869B1
公开(公告)日：2008-10-22
申请号：KR1020070057085
申请日：2007-06-12
Applicant: 한국전자통신연구원
IPC: H01L33/48 , H01L27/14 , H01L31/0224
Abstract: 본 발명은 광 배선 전자소자에 관한 것으로, 송수신부, 즉, 광 방출기 및 광 검출기의 구성이 간단한 광 배선 전자소자에 관한 것이다.
본 발명에 따른 광 배선 전자소자는 실리콘 기판 상에 형성되는 제1 실리콘칩; 상기 제1 실리콘칩과 연결되도록 상기 실리콘 기판 상에 형성되어, 상기 제1 실리콘칩으로부터의 전기신호를 입력받아 다중 광 신호로 출력하는 광 방출기; 상기 실리콘 기판 상에 상기 광 방출기와 연결되어 상기 다중 광 신호를 감지하여 다중 전기신호로 변환하는 광 검출기; 상기 실리콘 기판 상에서 상기 광 검출기와 연결되어 상기 광 검출기에서 출력되는 상기 다중 전기 신호를 입력받는 제2 실리콘칩; 및 상기 광 방출기와 상기 광 검출기를 연결하는 다중 채널 파이버를 포함하되, 상기 광 방출기는 실리콘-게르마늄 중간층과 상기 실리콘-게르마늄 중간층 상에 형성된 Ⅲ-Ⅴ족 화합물 반도체층을 포함하는 것을 특징으로 한다. 이에 따라, 전력소모가 적을 뿐만 아니라 소형 칩으로 제작이 가능하며 제조 비용을 절감할 수 있다.
광 배선 전자소자, 광배선, 광 검출기, 실리콘-게르마늄 반도체, Ⅲ-Ⅴ족 화합물 반도체-
公开(公告)号：KR1020060067189A
公开(公告)日：2006-06-19
申请号：KR1020040105702
申请日：2004-12-14
Applicant: 한국전자통신연구원
CPC classification number: H03K23/667 , H03L7/193 , H03L7/1976
Abstract: 본 발명은 위상고정루프를 이용한 Fractional-N 주파수 합성기에 관한 것이다. 본 발명에 따른 주파수 합성기는 고차 시그마-델타 변조기, 펄스-스왈로우 방식의 다중모드 분주기, 저위상잡음을 갖는 부궤환 방식의 LC-공조 전압제어발진기를 포함한다. 이러한 구성에 의해, 본 발명의 시그마-델타 Fractional-N 주파수 합성기는 시그마-델타에 의한 노이즈 쉐이핑과 우수한 스퓨리어스 억제 기능을 가진다.
fractional-N 주파수 합성기, 위상고정루프, 시그마-델타, 펄스-스왈로우, 다중모드 분주기, LC-공조 전압제어발진기
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