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公开(公告)号：CN107195326B
公开(公告)日：2021-02-26
申请号：CN201610772128.9
申请日：2016-08-30
Applicant: 东芝存储器株式会社
Abstract: 本发明涉及一种半导体存储装置及存储系统。实施方式提供一种能够提高可靠性的半导体存储装置。实施方式的半导体存储装置包含：第1存储器单元(SU0)，包含依次积层在半导体衬底的上方的第1至第4存储单元(MT)；第2存储器单元(SU1)，包含依次积层在半导体衬底的上方的第5至第8存储单元(MT)；第1字线(WL1)，连接于第1及第5存储单元的栅极；第2字线(WL2)，连接于第2及第6存储单元的栅极；第3字线(WL3)，连接于第3及第7存储单元的栅极；及第4字线(WL4)，连接于第4及第8存储单元的栅极。在写入动作中，按照第4存储单元(MT)、第1存储单元(MT)、第8存储单元(MT)、第5存储单元(MT)的顺序进行写入。
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公开(公告)号：CN107204337B
公开(公告)日：2021-02-09
申请号：CN201710017835.1
申请日：2017-01-11
Applicant: 东芝存储器株式会社
IPC: H01L27/11568
Abstract: 本发明涉及一种半导体存储装置及其制造方法。该半导体存储装置具备：半导体衬底；第1绝缘膜，设置在半导体衬底上；第1导电膜，设置在第1绝缘膜上的第1区域；第2导电膜，设置在第1绝缘膜上的第2区域；第1积层体，设置在第1导电膜上；第2积层体，设置在第2导电膜及其周边的区域上；第1半导体支柱；2根导电体支柱；及设置在第1半导体支柱与电极膜之间电荷累积部件。在第1积层体，沿着从半导体衬底朝向第1绝缘膜的第1方向交替地积层有第2绝缘膜及电极膜。在第2积层体，沿着第1方向交替地积层有第3绝缘膜及第1膜。第1、2半导体支柱分别在第1、2积层体内沿第1方向延伸，且下端分别与第1导电膜或与半导体衬底连接。
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公开(公告)号：CN106531743B
公开(公告)日：2020-12-25
申请号：CN201610585573.4
申请日：2016-07-22
Applicant: 东芝存储器株式会社
IPC: H01L27/11578
Abstract: 实施方式的半导体装置包含第1及第2构造体、阶差、第1及第2支柱、以及第1及第2接触部。第1构造体包含第1电极层及第1绝缘体。第1构造体具有第1阶面。第2构造体在第1构造体上，设置在除第1阶面上以外的部分。第2构造体包含第2电极层及第2绝缘体。第2构造体具有第2阶面。阶差设置在第1阶面与第2阶面之间。第1支柱经由第1阶面而到达至衬底。第2支柱经由第2阶面而到达至衬底。第2支柱经由阶差与第1支柱相邻。第1接触部经由第1阶面而与第1电极层电连接。第1接触部处于阶差与第1支柱之间。阶差处于第1接触部与第2支柱之间。
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公开(公告)号：CN106935588B
公开(公告)日：2020-12-11
申请号：CN201611235726.9
申请日：2016-12-28
Applicant: 东芝存储器株式会社
Inventor： 山田有纪
IPC: H01L27/11551 , H01L27/11556 , H01L27/11578 , H01L27/11582
Abstract: 根据一个实施例，一种半导体存储器装置包含：堆叠本体，其包含沿着第一方向堆叠且彼此隔开的多个电极膜；多个柱状结构，其在所述第一方向上延伸、刺穿所述堆叠本体且包含半导体层；电荷存储膜，其提供于所述柱状结构中的一者与所述电极膜之间；以及绝缘膜，其分隔安置在所述堆叠本体的上部部分中的所述电极膜中的一者，且不分隔安置在所述堆叠本体的下部部分中的所述电极膜中的另一者。安置在所述绝缘膜的一侧上的所述柱状结构之间的最短距离短于以在所述柱状结构之间插置有所述绝缘膜的方式安置的柱状结构之间的最短距离。
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Patent Agency Ranking
公开(公告)号：CN106898379B
公开(公告)日：2020-11-13
申请号：CN201610585515.1
申请日：2016-07-22
Applicant: 东芝存储器株式会社
Abstract: 本发明的实施方式提供一种能够降低消耗电力的半导体存储装置。实施方式的存储系统包括：第1及第2存储单元；及第1及第2位线，分别连接在第1及第2存储单元。对第1存储单元写入第1数据(A‑level)，对第2存储单元写入第2数据(B‑level)。在写入动作的第1组(在图7‑8中为第1‑2次的循环)中，在编程动作时对第1位线施加第1电压(0V)，第2位线被设为电气地浮动的状态，在验证动作时，不进行与第2数据(B‑level)相关的验证动作而进行与第1数据(A‑level)相关的验证动作。
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公开(公告)号：CN107146639B
公开(公告)日：2020-11-10
申请号：CN201610580129.3
申请日：2016-07-21
Applicant: 东芝存储器株式会社
Inventor： 本间充祥
Abstract: 本发明的实施方式提供一种能够使动作高速化的半导体存储装置及存储器系统。实施方式的半导体存储装置(10)具备：第1存储器单元，能够存储n比特的数据；第2存储器单元，能够存储m比特(m＞n)的数据；以及读出放大器(12)，对第1及第2存储器单元进行数据的读取及写入。在半导体存储装置(10)从控制器(20)接收到第1命令时，读出放大器(12)将第1数据写入至第1存储器单元。然后，读出放大器(12)在写入后从第1存储器单元读取第1数据，将第1数据与所读取出的第1数据进行比较。在半导体存储装置(10)从控制器(20)接收到第2命令的情况下，读出放大器(12)将从第1存储器单元读取的第1数据或从控制器(20)接收的第2数据写入至第2存储器单元。
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公开(公告)号：CN107170746B
公开(公告)日：2020-11-06
申请号：CN201610575979.4
申请日：2016-07-20
Applicant: 东芝存储器株式会社
Inventor： 前嶋洋
IPC: H01L27/1157 , G11C16/06
Abstract: 本发明的实施方式抑制非选择存储串的读取干扰。实施方式的半导体存储装置具备存储串，该存储串具有第1及第2选择晶体管以及多个存储单元。在读取动作中，对源极线施加高于接地电压的第1电压，对连接在所选择的存储串的第1及第2选择栅极线，施加将第1及第2选择晶体管设为接通状态的第2电压。在读取动作的第1期间，对连接在非选择的存储串的第1选择栅极线施加第2电压，在读取动作的继第1期间之后的第2期间，对连接在非选择的存储串的第1选择栅极线施加第3电压，该第3电压高于接地电压，并且为对第1电压加上第1选择晶体管的阈值之后的电压以下。
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公开(公告)号：CN107086051B
公开(公告)日：2020-11-06
申请号：CN201610585571.5
申请日：2016-07-22
Applicant: 东芝存储器株式会社
Abstract: 本发明的实施方式提供一种可提升处理能力的半导体存储装置。实施方式的半导体存储装置包含可设定为至少4个阈值电压中的任一个阈值电压的第1存储单元(MT)、第1位线(BL)、字线(WL)、及连接于第1位线(BL)的第1感应放大器(SAU)。第1感应放大器(SAU)是在对字线(WL)施加第1电压的第1验证操作中，对第1位线(BL)施加充电电压(VPCH)，在对字线(WL)施加比第1电压高的第2电压的第2验证操作中，不对第1位线(BL)施加充电电压(VPCH)，在对字线(WL)施加比第2电压高的第3电压的第3验证操作中，对第1位线(BL)施加充电电压(VPCH)。
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公开(公告)号：CN111725390A
公开(公告)日：2020-09-29
申请号：CN201910835894.9
申请日：2019-09-05
Applicant: 东芝存储器株式会社
Abstract: 实施方式提供包括磁阻效应元件的磁存储装置，所述磁阻效应元件设有具有优异特性的隧道势垒层。实施方式涉及的磁存储装置包括层叠构造(10)，所述层叠构造具备具有可变的磁化方向的第1磁性层(11)、具有固定了的磁化方向的第2磁性层(12)以及设在所述第1磁性层与所述第2磁性层之间且含有镁(Mg)以及氧(O)的非磁性层(13)，所述非磁性层还含有从氟(F)、硫(S)、氢(H)以及锂(Li)选择的添加元素。
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