-
公开(公告)号：KR1019950034620A
公开(公告)日：1995-12-28
申请号：KR1019940011291
申请日：1994-05-24
IPC: H01L21/328
Abstract: 본 발명은 절연게이트 바이폴라 트랜지스터에 관한 것으로, 주입되는 소수캐리어에 따른 전압강하에 의해 래치업이 발생하는 문제점을 해결하기 위하여, 동작전류가 공급되는 전극에 접속된 반도체기판과 IGBT가 집접되어진 에피층 사이에 버피층을 가지며, 상기 버피층은 그 상부의 구조에 따라 주입되어질 정공들이 분산주입을 유도할 수 있도록 각각 저농도 및 고농도의 불순물농도를 갖도록 분할된 버피층으로 형성되도록 하여, 상기 분할버피층에 의해 래치업을 유발하는 정공들의 수는 감소되고 반대로 래치업을 유발하지 않는 영역들도 주입되는 정공들의 수는 상대적으로 증가되도록 하여, 래치업이 발생되는 임계치전류가 높아지는 절연게이트 바이폴라 트랜지스터를 제공한다.
-
公开(公告)号：KR1019950034619A
公开(公告)日：1995-12-28
申请号：KR1019940011290
申请日：1994-05-24
Applicant: 한민구 , 이병훈 , 최연익 , 주식회사 한국전자홀딩스
IPC: H01L21/328
Abstract: 본 발명은 수평형 절연게이트 바이폴라 트랜지스터에 관한 것으로, SOI기판상에 집적되는 수평형 절연게이트 바이폴라 트랜지스터에 있어서, 주입된 정공들에 의한 래치업 발생을 억제하기 위하여, 주입된 정공들을 포획하는 캐소오드전극이 모오스 트랜지스터가 집적된 영역보다 근접되는 위치에 형성된 불순물영역에 접속되도록 형성함으로서, 상기 모오스 트랜지스터가 집적된 영역을 통과하는 정공들을 대폭 감소시킴으로써, 상기 정공들에 의한 정공전류에 기인된 전압강하를 감소시켜 래치업 발생 임계전류치를 대폭 높여줄 수 있는 수평형 절연게이트 바이폴라 트랜지스터가 제공된다.
-
公开(公告)号：KR102236308B1
公开(公告)日：2021-04-05
申请号：KR1020190026452
申请日：2019-03-07
Abstract: 본발명은토양내의수분을감지하여수분부족시 외부로알림을수행하는토양수분센서가구비되는것을바탕으로다기능을구현하는스마트화분으로서, 전력을내부또는외부에서공급받아발광하는 LED 모듈을구비하는본체; 상기본체상단에수직단으로다중결합되어내측으로는식물이심기우며, 일측에상기토양수분센서가장착되는복수의트레이; 상기본체하단에결합되며상기트레이와연결되어낙하하는물을수용하는물받이및 상기트레이를감싸도록본체상단으로결합되어외관디자인을형성하는디자인커버를포함하며, 상기수분부족알림은, 상기 LED 모듈을깜빡이거나평상시와다른색을발광하도록하여알림을수행하는방법또는스피커를통한출력으로알림을수행하는방법을포함하는스마트화분에관한것이다.
-
公开(公告)号：KR102160817B1
公开(公告)日：2020-09-28
申请号：KR1020190137856
申请日：2019-10-31
Applicant: 한민구
Inventor： 한민구
IPC: G06F16/29 , G06F16/904 , G01C21/36
-
公开(公告)号：KR100298488B1
公开(公告)日：2001-11-30
申请号：KR1019980040336
申请日：1998-09-28
Applicant: 한민구
IPC: H01L21/335
Abstract: 본 발명은 박막 트랜지스터의 활성층 제조 방법 및 그 구조에 관한 것이다. 본 발명에 따르면, 기판 상부에 비정질 실리콘막을 형성한 후, 비정질 실리콘을 다결정 실리콘화시킬 수 있을 정도의 에너지를 가지는 빛을 상기 비정질 실리콘에 국부적으로 조사한다. 그 결과, 상기 비정질 실리콘막에는 국부적으로 에너지가 조사된 다결정 실리콘막이 형성되어 비정질 실리콘과 다결정 실리콘의 중간 특성을 지니는 새로운 구조의 도전막이 형성되는데, 이를 박막 트랜지스터의 활성층으로 이용함으로써 박막 트랜지스터의 전기적 특성을 향상시킬 수 있게 된다.
-
Patent Agency Ranking
公开(公告)号：KR100268064B1
公开(公告)日：2000-10-16
申请号：KR1019980014713
申请日：1998-04-24
Applicant: 한민구
IPC: H01L21/31
Abstract: PURPOSE: A method for manufacturing an active layer for a semiconductor device is provided to form the active layer on the substrate with ease and to improve the electrical property such as electron mobility and uniformity of the layer. CONSTITUTION: The method includes following steps. At the first step, an amorphous silicon layer(4) is formed on the substrate(2). At the second step, an electron beam is illuminated with a predetermined pattern on the upper surface of the amorphous silicon layer. At the third step, the whole surface of the amorphous silicon layer is annealed with a laser beam having predetermined energy density and the amorphous silicon layer is converted to a polysilicon layer having a crystal structure based on the predetermined pattern. The substrate is made of glass or silicon material. The laser beam is generated by an excimer laser illuminating laser at an energy density between 255mJ/cm2 and 370mJ/cm2. The semiconductor substrate is thin film transistor.
Abstract translation: 目的：提供一种制造用于半导体器件的有源层的方法，以便容易地在衬底上形成有源层并改善诸如电子迁移率和层的均匀性的电特性。 规定：该方法包括以下步骤。 在第一步骤中，在衬底（2）上形成非晶硅层（4）。 在第二步骤中，在非晶硅层的上表面上以预定图案照射电子束。 在第三步骤中，非晶硅层的整个表面用具有预定能量密度的激光束进行退火，并且非晶硅层被转换成具有基于预定图案的晶体结构的多晶硅层。 基板由玻璃或硅材料制成。 激光束由能量密度为255mJ / cm 2至370mJ / cm 2的准分子激光照射激光产生。 半导体衬底是薄膜晶体管。
-
公开(公告)号：KR1020000018593A
公开(公告)日：2000-04-06
申请号：KR1019980036242
申请日：1998-09-03
Applicant: 한민구
IPC: G02F1/136 , G02F1/133 , G02F1/1343
Abstract: PURPOSE: An interconnection structure of a thin film transistor liquid crystal display is provided to reduce dielectric capacity of interconnection in a region where a gate line is overlapped with a data line. CONSTITUTION: An interconnection structure of a thin film transistor liquid crystal display comprises a gate line, a data line which is overlapped with the gate line and passes the gate line, an interlayer insulating film formed between the gate line and the data line, and an air layer(vacuum layer) formed between the interlayer insulating film and the data line. Thin film transistors are formed at each region where the gate line is overlapped with the data line with a matrix shape.
Abstract translation: 目的：提供薄膜晶体管液晶显示器的互连结构，以减少栅极线与数据线重叠的区域中的互连的介质容量。 构成：薄膜晶体管液晶显示器的互连结构包括栅极线，与栅极线重叠并通过栅极线的数据线，形成在栅极线与数据线之间的层间绝缘膜，以及 在层间绝缘膜和数据线之间形成的空气层（真空层）。 在栅极线与矩阵形状的数据线重叠的每个区域处形成薄膜晶体管。
-
公开(公告)号：KR1019990080179A
公开(公告)日：1999-11-05
申请号：KR1019980013244
申请日：1998-04-14
Applicant: 한민구
IPC: H01L29/74
Abstract: 에미터 스위치드 사이리스터의 개선된 구조는, 종래의 에미터 스위치드 사이리스터가 갖는 스냅-백 현상을 최소로 억압하기 위하여, p
- 베이스 확산영역이 세그먼트 구조로 설계되고 각각의 세그먼트 p
- 베이스 확산 영역의 측방향 확산 영역이 서로 연결된다. 그 결과 p
- 베이스의 수평 경로상의 저항이 증가되어 래칭 전류가 종래의 구조에 비해 약 20배 정도로 감소된다.-
公开(公告)号：KR100201919B1
公开(公告)日：1999-06-15
申请号：KR1019960015106
申请日：1996-05-08
IPC: H01L29/78
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야:
표면전계를 감소하여 항복전압특성을 향상시키기 위한 전력 트랜지스터 및 그 제조방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제:
표면전계를 감소하여 항복전압특성을 향상시키기 위한 전력 트랜지스터 및 그 제조방법을 제공함에있다.
3. 발명의 해결방법의 요지:
반도체 기판상에 제 1도전형의 반도체 영역과, 상기 반도체 영역의 표면상의 소정영역에 형성된 제 2도전형의 제 1도핑영역과, 상기 제 1도핑영역과 드리프트영역을 통하여 이격된 제 1또는 제 2도전형의 제 2도핑영역과, 상기 제 1도핑영역내의 표면상 채널영역을 갖도록 형성된 제 1도전형의 제 3도핑영역과, 상기 채널영역과 이 영역과 접한 상기 드리프트영역의 일부상에 산화막을 통하여 형성된 게이트층을 가지는 전력 트랜지스터에 있어서, 상기 게이트층이 형성된 산화막은 상기 드리프트영역상에서 상기 채널영역에 인접한 부분으로부터 두꺼워지는 소정양의 경사를 가짐으로써 항복전압이 증가됨을 요지로 한다.
4. 발명의 중요한 용도:
전력 트랜지스터 및 그 제조방법에 적합하다.-
公开(公告)号：KR1019980014588A
公开(公告)日：1998-05-25
申请号：KR1019960033621
申请日：1996-08-13
IPC: H01L21/20
Abstract: 반도체 소자를 제작할 수 있도록 기판상부에 활성층 및 화합물 막을 제조하는 고상한 방법은, 상기 기판위에 비정질 실리콘 막을 형성하는 단계와, 상기 비정질 실리콘 막의 상부표면에서 설정된 깊이까지의 내부로 불순물 이온을 주입하는 단계와, 상기 상부표면에 설정된 에너지 밀도를 가지는 빔을 전면적으로 주사함에 의해 상기 비정질 실리콘의 막내에 불순물 이온이 대체로 주입되지 않은 하부영역을 폴리 실리콘 막으로 변화되게 하는 동시에 상기 비정질 실리콘의 막내에 불순물 이온이 주입된 대체로 상부표면 근방의 영역을 상기 불순물 이온과 관련된 화합물 막으로 변화되게 하여 상기 폴리 실리콘 막을 활성층으로서 상기 불순물 이온과 관련된 화합물 막을 상기 화합물 막으로서 형성하는 단계를 가진다.
-
-
-
-
-
-
-
-
-
Search Results
68
records
(took 0.022 seconds)
