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公开(公告)号：KR101297413B1
公开(公告)日：2013-08-19
申请号：KR1020120018814
申请日：2012-02-24
Applicant: 고려대학교 산학협력단
CPC classification number: H03L7/0802 , G06F1/10 , H03K5/00006
Abstract: PURPOSE: An adaptive clock generating apparatus and a method thereof are provided to minimize energy consumption while preventing a clock synchronization error of a circuit. CONSTITUTION: An adaptive clock generating apparatus (10) comprises a fixed frequency divider (100), a replica (200), a counter (300), and a variable frequency divider (500). The fixed frequency divider receives a reference clock, and outputs a clock signal having a period corresponding to an integer multiple of the period of the reference clock. The replica receives the clock signal outputted by the fixed frequency divider, and outputs a clock signal that is delayed as long as a critical path delay of a synchronous circuit. The counter receives an enable signal or a reset signal, which are generated based on the signals outputted by the fixed frequency divider and the replica, further receives the reference clock as its clock signal, and counts the number of cycles of the reference clock while the counter is enabled. The variable frequency divider, based on the number of cycles of the reference clock, generates a clock signal having a period corresponding to an integer multiple of the number of cycles of the reference clock. [Reference numerals] (1) Reference clock; (100) Fixed frequency divider; (2) Divided clock; (200) Replica; (3) Delayed clock; (300) Counter; (4) Counter activation signal; (400) Register; (5) Counter output; (500) Variable frequency divider; (6) Register output; (7) Adaptive output; (AA) Counter reset signal; (BB) Detection unit; (CC) Calculation unit; (DD) Clock generation unit
Abstract translation: 目的：提供自适应时钟发生装置及其方法以最小化能量消耗，同时防止电路的时钟同步误差。 构成：自适应时钟发生装置（10）包括固定分频器（100），副本（200），计数器（300）和可变分频器（500）。 固定分频器接收参考时钟，并输出具有与基准时钟的周期的整数倍相对应的周期的时钟信号。 副本接收由固定分频器输出的时钟信号，并且输出与同步电路的关键路径延迟一样延迟的时钟信号。 计数器接收根据固定分频器和副本输出的信号生成的使能信号或复位信号，进一步接收参考时钟作为其时钟信号，并对参考时钟的周期数进行计数，同时 计数器已启用。 可变分频器基于参考时钟的周期数生成具有对应于参考时钟的周期数的整数倍的周期的时钟信号。 （附图标记）（1）参考时钟; （100）固定分频器; （2）分时钟; （200）副本; （3）延时钟; （300）柜台; （4）计数器激活信号; （400）注册; （5）计数器输出; （500）可变分频器; （6）寄存器输出; （7）自适应输出; （AA）计数器复位信号; （BB）检测单元; （CC）计算单位; （DD）时钟发生单元
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公开(公告)号：KR1020120107024A
公开(公告)日：2012-09-28
申请号：KR1020110022706
申请日：2011-03-15
Applicant: 고려대학교 산학협력단
CPC classification number: H01L27/1104 , G09G5/39 , H01L27/0207
Abstract: PURPOSE: An embedded memory design for low power video processor is provided to prevent degradation of image quality in a lower power operation for reducing power consumption. CONSTITUTION: A graphic memory(100) includes a plurality of unit memory blocks. A plurality of the unit memory blocks includes a plurality of memory cells. A controlling unit(200) stores each bit of graphic data inputted through an input unit in each memory cell. The controlling unit reads out the graphic data in each memory cell of the graphic memory. The controlling unit outputs the read graphic data through an input-output unit. [Reference numerals] (100) Graphic memory; (200) Controlling unit; (300) Input/output unit
Abstract translation: 目的：提供低功耗视频处理器的嵌入式存储器设计，以防止较低功耗操作中的图像质量下降，从而降低功耗。 构成：图形存储器（100）包括多个单元存储器块。 多个单元存储块包括多个存储单元。 控制单元（200）将通过输入单元输入的图形数据的每一位存储在每个存储单元中。 控制单元读出图形存储器的每个存储单元中的图形数据。 控制单元通过输入 - 输出单元输出读取的图形数据。 （附图标记）（100）图形存储器; （200）控制单元; （300）输入/输出单元
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公开(公告)号：KR1020110077852A
公开(公告)日：2011-07-07
申请号：KR1020090134521
申请日：2009-12-30
Applicant: 고려대학교 산학협력단
IPC: H03H17/00
Abstract: PURPOSE: A finite impulse response filter is provided to reduce power consumption while suppressing the distortion in the output of a filter by stopping multipliers when input data and a filter coefficient are lower than a certain threshold value. CONSTITUTION: In a finite impulse response filter, a plurality of delay units(110~11n) are serially connected in order to delay input data. A plurality of multipliers(120~12n) multiply the filter coefficient corresponding to the output signal of the plural delays respectively. An adder(130~13n) increases the output signals of a plurality of multipliers. A multiplication blocking activity signal generator(140) stops the operation the plural multiplier in response to a multiplication blocking activation signals. A control signal determination circuit(141) includes a amplitude sensor(142), a control signal generator(143), and delays.
Abstract translation: 目的：提供有限脉冲响应滤波器以减少功耗，同时通过在输入数据和滤波器系数低于某个阈值时停止乘法器来抑制滤波器的输出失真。 构成：在有限脉冲响应滤波器中，多个延迟单元（110〜11n）串联连接以延迟输入数据。 多个乘法器（120〜12n）分别与多个延迟的输出信号对应的滤波器系数相乘。 加法器（130〜13n）增加多个乘法器的输出信号。 乘法阻塞活动信号发生器（140）响应于乘法阻塞激活信号停止多个乘法器的操作。 控制信号确定电路（141）包括振幅传感器（142），控制信号发生器（143）和延迟。
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Patent Agency Ranking26.发明公开도메인 월 메모리 기반의 메모리 장치, 메모리 장치를 이용한 메모리 기록 및 독출 방법, 및 디지털 신호 처리기 有权域月存储器写入和读出方法，使用一个基于存储器的存储器装置，存储器装置，和一个数字信号处理器
公开(公告)号：KR1020170041607A
公开(公告)日：2017-04-17
申请号：KR1020160023327
申请日：2016-02-26
Applicant: 고려대학교 산학협력단
Abstract: 본발명은복수의셀을포함하는하나이상의자기나노와이어, 자기나노와이어의제 1 지점에결합된기록-독출겸용헤드및 자기나노와이어의제 2 지점에결합된독출전용헤드를포함하며, 기록-독출겸용헤드에포함된기록헤드를통해저장된데이터는후입선출방식에따라기록-독출겸용헤드에포함된독출헤드를통해순차적으로독출된다.
Abstract translation: 本发明包括一种或多种磁性纳米线，记录耦合到包括多个单元的磁性纳米线的第一分支，包括耦合到所述读出的组合的头部和磁性纳米线，记录的第二分支的只读头 - 读取由记录头存储包括根据记录插入出的方式组合头的数据 - 它是通过读出磁头包括一个读取头组合依次读出。
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公开(公告)号：KR101636406B1
公开(公告)日：2016-07-05
申请号：KR1020150015335
申请日：2015-01-30
Applicant: 고려대학교 산학협력단
IPC: H03M13/15
CPC classification number: H03M13/152 , H03M13/1575
Abstract: BCH 디코더의신드롬생성기로데이터를입력시키는 BCH 디코더의전처리시, 인코딩할데이터를수신하고, 수신된데이터를갈로아필드상의생성다항식의최소공배다항식의인수들인복수의최소다항식을사용하여 BCH 인코딩하되, BCH 인코더는최소다항식별 인코딩연산블록을포함하고, 인코딩연산블록중 최초인코딩연산블록이외의인코딩연산블록들은, 각각처리결과값을다음인코딩연산블록의입력값으로입력시키는경로또는신드롬생성기의입력값으로입력시키는경로중 어느하나로출력한다.
Abstract translation: 用于BCH解码器中的低延迟校正子计算的预处理方法接收要编码的数据，并通过使用多个最小多项式来执行对接收数据的BCH编码，所述最小多项式是Galois上的生成多项式的最小公倍数多项式的因子 预编码BCH解码器将数据输入到BCH解码器的校正子发生器的场。 BCH解码器包括用于各个最小多项式的编码操作块。 除了初始编码操作块之外的编码操作块将相应的处理结果值输出到用于输入处理结果值的路径中的一个作为下一个编码操作块的输入值，以及将处理结果值作为输入值输入的路径 的综合征发生器。 本发明的预处理方法可以降低综合征计算的复杂性。
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公开(公告)号：KR101615742B1
公开(公告)日：2016-04-26
申请号：KR1020140036140
申请日：2014-03-27
Applicant: 고려대학교 산학협력단
IPC: G11C11/417 , G11C11/413
CPC classification number: G11C11/419 , G11C5/145 , G11C5/147 , G11C7/12 , G11C8/08 , G11C11/4074 , G11C16/30
Abstract: 본발명인정적랜덤액세스메모리는비트셀에접속된제 1 및제 2 비트라인에프라차지전압을공급하는프리차지부, 일측단자또는타측단자가접지단자와선택적으로접속되는커패시터, 상기비트라인과상기커패시터를선택적으로접속시켜상기비트라인의전압레벨을조절하는클램핑부및 상기비트셀, 프리차지부, 커패시터및 클램핑부를포함하는단위메모리셀에포함되며, 선택신호의수신에따라상기단위메모리셀의비트라인을활성화시키는먹스부를포함하되, 상기클램핑부는전하공유제어신호에따라상기제 1 및제 2 비트라인과상기커패시터를접속시켜, 상기제 1 및제 2 비트라인과상기커패시터의전하공유를유도한다.
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公开(公告)号：KR101575807B1
公开(公告)日：2015-12-08
申请号：KR1020140168994
申请日：2014-11-28
Applicant: 고려대학교 산학협력단
CPC classification number: G11C16/04 , G11C16/0483 , G11C16/10 , G11C16/22 , G11C16/3409 , H04L9/3278
Abstract: 플래시메모리장치를통한물리적복제방지기능구현시, 플래시메모리장치는복수의메모리셀로구성된메모리셀 어레이를포함하는플래시메모리부를포함하되, 챌린지값을입력받고, 챌린지값에따른기설정된프로그램전압을설정하고, 설정한프로그램전압을플래시메모리부의기설정된메모리셀 영역에인가하여데이터를프로그램하고, 기설정된독출전압을상기기설정된메모리셀 영역에인가하여, 기설정된메모리셀 영역에프로그램되어있던데이터를독출하고, 독출한데이터를챌린지값에대응된응답값으로출력하며, 기설정된메모리셀 영역은상이한문턱전압을갖는둘 이상의메모리셀을포함한다.
Abstract translation: 当通过闪速存储装置实现防止物理复制的功能时，闪速存储装置包括：闪存单元，包括由多个存储单元组成的存储单元阵列; 接收挑战值的输入; 基于挑战值设定预定的编程电压; 通过将设置的编程电压施加到闪存单元的预定存储器单元区域来对数据进行编程; 通过将预定的读取电压施加到预定的存储单元区域来读取在预定存储单元区域中编程的数据; 并将读取的数据作为与挑战值对应的响应值输出。 预定存储单元区包括具有不同阈值电压的两个或多个存储单元。
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公开(公告)号：KR1020150112293A
公开(公告)日：2015-10-07
申请号：KR1020140036140
申请日：2014-03-27
Applicant: 고려대학교 산학협력단
IPC: G11C11/417 , G11C11/413
CPC classification number: G11C11/419 , G11C5/145 , G11C5/147 , G11C7/12 , G11C8/08 , G11C11/4074 , G11C16/30
Abstract: 본발명인정적랜덤액세스메모리는비트셀에접속된제 1 및제 2 비트라인에프라차지전압을공급하는프리차지부, 일측단자또는타측단자가접지단자와선택적으로접속되는커패시터, 상기비트라인과상기커패시터를선택적으로접속시켜상기비트라인의전압레벨을조절하는클램핑부및 상기비트셀, 프리차지부, 커패시터및 클램핑부를포함하는단위메모리셀에포함되며, 선택신호의수신에따라상기단위메모리셀의비트라인을활성화시키는먹스부를포함하되, 상기클램핑부는전하공유제어신호에따라상기제 1 및제 2 비트라인과상기커패시터를접속시켜, 상기제 1 및제 2 비트라인과상기커패시터의전하공유를유도한다.
Abstract translation: 本发明的静态随机存取存储器包括：预充电单元，用于向连接到位单元的第一和第二位线提供预充电电压; 电容器，其具有一个侧端子或另一侧端子选择性地连接到接地端子; 一个钳位单元，用于通过选择性地将位线连接到电容器来调节位线的电压电平; 以及包括在包括位单元，预充电单元，电容器和钳位单元的单元存储单元中的MUX单元，以及根据接收选择信号激活单元存储单元的位线。 钳位单元根据电荷共享控制信号将第一和第二位线连接到电容器，以引起第一和第二位线和电容器的电荷共享。
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