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    양면 전극 패키지 및 그 제조방법
    23.
    发明授权
    양면 전극 패키지 및 그 제조방법 有权
    双面包装及其制作方法

    公开(公告)号：KR101009103B1

    公开(公告)日：2011-01-18

    申请号：KR1020080105418

    申请日：2008-10-27

    Applicant: 삼성전기주식회사

    Inventor： 박승욱 ,  권영도 ,  양,징리 ,  문선희 ,  홍주표 ,  이재광

    IPC: H01L23/02 ,  H01L21/60

    CPC classification number: H01L21/76898 ,  H01L21/481 ,  H01L23/3114 ,  H01L23/49827 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: 본 발명은 양면 전극 패키지 및 그 제조방법에 관한 것으로, 일면에 형성된 다이패드와 연결된 관통전극이 형성되고, 타면에 상기 관통전극과 연결된 하부 재배선층이 형성된 반도체 기판, 상기 관통전극과 연결되는 포스트 전극이 형성되고 일면에 상기 포스트 전극과 연결된 상부 재배선층이 형성된 절연층, 및 상기 반도체 기판의 일면에 형성되어 상기 관통전극과 상기 포스트 전극이 연결된 상태로 상기 절연층을 상기 반도체 기판에 부착하는 접착층을 포함하는 것을 특징으로 하며, 간단한 공정에 의해 제조될 수 있고 대구경 웨이퍼 레벨 패키지에도 적용가능한 양면 전극 패키지 및 그 제조방법을 제공한다.
    DFP, 양면 전극 패키지, 관통전극, 접착층, 상부기판, 포스트 전극

    적층 웨이퍼 레벨 패키지 및 이의 제조 방법
    24.
    发明授权
    적층 웨이퍼 레벨 패키지 및 이의 제조 방법 有权
    堆叠的晶圆级封装和方法制造相同

    公开(公告)号：KR101003658B1

    公开(公告)日：2010-12-23

    申请号：KR1020080127091

    申请日：2008-12-15

    Applicant: 삼성전기주식회사

    Inventor： 박승욱 ,  김진구 ,  전형진 ,  양징리 ,  이종윤 ,  권영도

    IPC: H01L23/12

    CPC classification number: H01L21/568 ,  H01L2224/12105 ,  H01L2224/19 ,  H01L2924/351 ,  H01L2924/00 ,  H01L2924/00012

    Abstract: 본 발명은 적층 웨이퍼 레벨 패키지 및 이의 제조 방법에 관한 것으로, 재배열 배선층; 상기 재배열 배선층 하부에 배치되며 상기 재배열 배선층과 전기적으로 접속하는 외부접속수단; 상기 재배열 배선층 상부에 배치되며 상기 재배열 배선층과 전기적으로 접속된 칩 접속 패드; 상기 칩 접속 패드와 접속되도록 상기 재배열 배선층상에 실장된 반도체 칩; 상기 재배열 배선층과 전기적으로 연결된 금속 포스트; 상기 금속 포스트의 일부를 노출하며 상기 반도체 칩을 밀봉하는 밀봉부재; 및 상기 밀봉부재상에 적층되며 상기 노출된 금속포스트와 전기적으로 연결된 전자부품;을 포함한다.
    웨이퍼 레벨 패키지, 적층, 포스트, 미스얼라인, 인터커넥션, 재배선층

    양면 전극 패키지 및 그 제조방법
    26.
    发明公开
    양면 전극 패키지 및 그 제조방법 有权
    双面包装及其制作方法

    公开(公告)号：KR1020100046541A

    公开(公告)日：2010-05-07

    申请号：KR1020080105418

    申请日：2008-10-27

    Applicant: 삼성전기주식회사

    Inventor： 박승욱 ,  권영도 ,  양,징리 ,  문선희 ,  홍주표 ,  이재광

    IPC: H01L23/02 ,  H01L21/60

    CPC classification number: H01L21/76898 ,  H01L21/481 ,  H01L23/3114 ,  H01L23/49827 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: PURPOSE: A double sided electrode package and a manufacturing method thereof are provided to prevent a resin compound material from being hardened by manufacturing an upper substrate using a molding process or supporter. CONSTITUTION: A penetration electrode(146a) is connected to a die pad. A lower rewiring layer(148) is connected to the penetration electrode. An insulation layer includes a penetration electrode connected to a post electrode(134). The insulation layer includes the upper rewiring layer connected to the post electrode on one side. An adhesive layer is formed on one side of the semiconductor substrate and attaches the insulation layer to the semiconductor substrate when the penetration electrode is connected to the post electrode.

    Abstract translation: 目的：提供双面电极封装及其制造方法，以通过使用成型工艺或支撑体制造上基板来防止树脂复合材料硬化。 构成：穿透电极（146a）连接到管芯焊盘。 下部再布线层（148）连接到穿透电极。 绝缘层包括连接到柱电极（134）的穿透电极。 绝缘层包括在一侧连接到柱电极的上重新布线层。 在半导体衬底的一侧上形成粘合剂层，并且当穿透电极连接到柱电极时，将绝缘层附着到半导体衬底。

    웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법
    27.
    发明公开
    웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법 失效
    WAFER LEVEL CHIP SCALE包装及其制作方法

    公开(公告)号：KR1020100001733A

    公开(公告)日：2010-01-06

    申请号：KR1020080061762

    申请日：2008-06-27

    Applicant: 삼성전기주식회사

    Inventor： 홍주표 ,  최석문 ,  가오,샨 ,  김종운 ,  장범식 ,  박승욱

    IPC: H01L23/48 ,  H01L21/60 ,  H01L23/28

    CPC classification number: H01L24/02 ,  H01L2224/023 ,  H01L2924/14 ,  H01L2924/00

    Abstract: PURPOSE: A wafer level chip scale package and a fabricating method of the same are provided to disperse the around a solder ball by forming a metal post between a bonding pad and a redistribution layer. CONSTITUTION: A bonding pad is formed on the top of a semiconductor chip(101). A metal post(105) is perpendicularly formed in the bonding pad. An insulating layer(106) is formed on the top of the semiconductor chip in order to expose the end part of the metal post. One end of the redistribution layer(107) is connected to the metal post. The solder ball(111) is formed in the expanded part of the redistribution layer. A solder resist layer(110) is formed on the insulating layer and the redistribution layer. The open part of the solder resist layer exposes the solder ball.

    Abstract translation: 目的：提供晶片级芯片级封装及其制造方法，以通过在焊盘和再分布层之间形成金属柱来分散焊球周围。 构成：在半导体芯片（101）的顶部上形成接合焊盘。 金属柱（105）垂直地形成在焊盘中。 为了露出金属柱的端部，在半导体芯片的顶部上形成绝缘层（106）。 再分配层（107）的一端连接到金属柱。 焊料球（111）形成在再分布层的扩展部分中。 在绝缘层和再分布层上形成阻焊层（110）。 阻焊层的开放部分露出焊球。

    웨이퍼 레벨 패키지 및 그 제조방법
    28.
    发明授权
    웨이퍼 레벨 패키지 및 그 제조방법 有权
    晶圆级封装及其制造方法

    公开(公告)号：KR100927418B1

    公开(公告)日：2009-11-19

    申请号：KR1020070098168

    申请日：2007-09-28

    Applicant: 삼성전기주식회사

    Inventor： 박승욱 ,  최천 ,  김대준 ,  홍주표 ,  양시중

    IPC: H01L21/60 ,  H01L23/48 ,  H01L23/12

    CPC classification number: H01L23/3114 ,  H01L21/56 ,  H01L23/315 ,  H01L2224/16225 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: 본 발명은 웨이퍼 레벨 패키지 및 그 제조방법에 관한 것이다.
    본 발명의 웨이퍼 레벨 패키지는, 상면에 집적회로와 패드가 형성된 웨이퍼 레벨의 반도체칩; 상기 반도체칩의 상부에 캐비티를 갖도록 테두리부가 지지되며 밀봉되는 몰딩재; 및 상기 몰딩재의 임의 지점에 관통 형성된 비아 내부에 충진되어 상기 패드와 접속되는 도전수단;을 포함하며, 웨이퍼 레벨 패키지의 제작 공정이 단순화됨에 따라 생산성이 향상되고, 제작 비용을 현저히 절감할 수 있는 장점이 있음과 아울러 간단한 구조로 제작 가능하고, 소형화와 슬림화를 달성할 수 있다.
    반도체칩, 집적회로, 패드, 몰딩재, 캐비티, 도전수단, 충진재, 범프

    Abstract translation: 晶圆级封装及其制造方法技术领域本发明涉及一种晶圆级封装及其制造方法。

    패키지 기판 및 그 제조방법
    29.
    发明授权
    패키지 기판 및 그 제조방법 有权
    包装基板及其制造方法

    公开(公告)号：KR100899778B1

    公开(公告)日：2009-05-28

    申请号：KR1020070121628

    申请日：2007-11-27

    Applicant: 삼성전기주식회사

    Inventor： 강준석 ,  이성 ,  권영도 ,  전형진 ,  박승욱 ,  이종윤

    IPC: H01L23/48 ,  H01L21/60

    CPC classification number: H01L2224/11 ,  H01L23/49816 ,  G03F7/20 ,  H01L23/36 ,  H01L2224/03914 ,  H01L2924/0105 ,  H01L2924/01082

    Abstract: 패키지 기판 및 그 제조방법이 개시된다. 일면에 패드와 랜드 및 패드와 랜드를 전기적으로 연결하는 재배선 패턴이 형성된 웨이퍼를 제공하는 단계; 웨이퍼의 일면에 랜드의 전부 또는 일부가 개방되도록 개구부가 형성된 솔더레지스트를 형성하는 단계; 개구부에 솔더재료를 충전하는 단계; 솔더재료에 대해 리플로우를 수행하는 단계; 솔더재료에 솔더재료 보다 낮은 녹는점을 갖는 솔더볼을 접합하는 단계; 및 솔더볼에 대해 리플로우를 수행하는 단계를 포함하는 패키지 기판 제조방법은, 솔더레지스트의 두께와 솔더 재료의 열적 특성을 이용하여 솔더의 두께를 조절함으로써 제품의 신뢰성을 향상시킬 수 있으며, 설계의 자유도를 높일 수 있다.
    솔더, 녹는점, 솔더레지스트

    웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법
    30.
    发明公开
    웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법 有权
    WAFER LEVEL芯片尺寸包装及其制造方法

    公开(公告)号：KR1020090032419A

    公开(公告)日：2009-04-01

    申请号：KR1020070097654

    申请日：2007-09-28

    Applicant: 삼성전기주식회사

    Inventor： 박승욱 ,  양시중 ,  홍주표

    IPC: H01L23/48 ,  H01L23/28

    CPC classification number: H01L2224/73204

    Abstract: A wafer level chip scale package and a manufacturing method thereof are provided to optimize the package process by performing the wafer level process and the chip scale package process together. A via groove(12a) having the opened upper portion and the closed lower portion is formed on the upper side of a wafer(11). A blind via(12) is formed by filling up the metal(12c) in the via groove. A chip(13) is mounted on the wafer. A sealing part(14) seals the space of intra-wafer and chip. The sealing part is formed on the upper side of wafer in order to surround the chip. The bottom of the blind via is opened by thinning the wafer.

    Abstract translation: 提供晶片级芯片级封装及其制造方法，以通过一起执行晶片级处理和芯片级封装处理来优化封装处理。 在晶片（11）的上侧形成具有开口的上部和封闭的下部的通路槽（12a）。 盲孔（12）通过在通孔槽中填充金属（12c）而形成。 芯片（13）安装在晶片上。 密封部件（14）密封晶片和芯片的空间。 密封部分形成在晶片的上侧以包围芯片。 盲孔的底部通过使晶片变薄而打开。

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