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    전력 반도체 모듈 및 그 제조 방법
    21.
    发明公开
    전력 반도체 모듈 및 그 제조 방법 审中-实审
    功率半导体模块及其制造方法

    公开(公告)号：KR1020150060036A

    公开(公告)日：2015-06-03

    申请号：KR1020130143941

    申请日：2013-11-25

    Applicant: 삼성전기주식회사

    Inventor： 하욥

    IPC: H01L23/49

    CPC classification number: H01L23/49811 ,  H01L21/4853 ,  H01L21/56 ,  H01L21/565 ,  H01L23/3121 ,  H01L23/3735 ,  H01L23/49844 ,  H01L25/07 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/73265 ,  H01L2924/13055 ,  H01L2924/00014 ,  H01L2924/00

    Abstract: 본발명은전력반도체모듈및 그제조방법에관한것이다. 본발명의일 실시예에따른전력반도체모듈은반도체소자가실장된기판, 상기기판상에위치하며, 일측이상기기판과전기적으로연결되는핀 및상기핀의일부, 상기기판및 상기반도체소자를커버하도록형성된몰딩부를포함하며, 상기몰딩부는핀 삽입용개구부를갖는다.

    Abstract translation: 功率半导体模块及其制造方法技术领域本发明涉及功率半导体模块及其制造方法。 根据本发明的一个实施例的功率半导体模块包括其上安装有半导体器件的基板，位于基板上并通过其一侧与基板电连接的销和形成的模制部件 以覆盖引脚，基板和半导体器件的一部分。 成型部具有用于插入销的开口部。

    단일 웨이퍼 레벨 디바이스 패키지 및 그 패키징 방법
    25.
    发明公开
    단일 웨이퍼 레벨 디바이스 패키지 및 그 패키징 방법 无效
    单波形水平装置包装及其包装方法

    公开(公告)号：KR1020090011095A

    公开(公告)日：2009-02-02

    申请号：KR1020070074346

    申请日：2007-07-25

    Applicant: 삼성전기주식회사

    Inventor： 홍주표 ,  최석문 ,  김태훈 ,  하욥 ,  박승욱

    IPC: H01L23/48

    CPC classification number: H01L21/78 ,  H01L21/4867 ,  H01L21/76 ,  H01L23/522 ,  H01L24/50

    Abstract: A single wafer level device package and a packaging method thereof are provided to omit use of separate electrode pad by performing an electric connection through a conductive pattern of a sealing line. A single wafer level device package comprises a substrate(10'), a sealing line(40), and a wiring(30). A device(20) is positioned on a bottom surface of the substrate. The wiring is formed on the bottom surface of the substrate. The sealing line surrounds the device in order to seal the device, and has at least two conductive patterns(42) and a non-conductive pattern(41). The package is mounted using the sealing line. The non-conductive pattern is made of one selected among BCB(Benzocyclobutene), DFR(Dry Film Resin), epoxy, and thermosetting polymer. The conductive pattern is made of metal or conductive paste.

    Abstract translation: 提供单个晶片级器件封装及其封装方法，以通过通过密封线的导电图案执行电连接来省略使用单独的电极焊盘。 单个晶片级器件封装包括衬底（10'），密封线（40）和布线（30）。 设备（20）位于基板的底表面上。 布线形成在基板的底面上。 密封线围绕该装置以便密封该装置，并且具有至少两个导电图案（42）和非导电图案（41）。 包装使用密封线安装。 非导电图案由选自BCB（苯并环丁烯），DFR（干膜树脂），环氧树脂和热固性聚合物中的一种制成。 导电图案由金属或导电膏制成。

    표면탄성파 디바이스 패키지 및 그 제조방법
    26.
    发明授权
    표면탄성파 디바이스 패키지 및 그 제조방법 失效
    SAW器件封装及其制造方法

    公开(公告)号：KR100862379B1

    公开(公告)日：2008-10-13

    申请号：KR1020070040219

    申请日：2007-04-25

    Applicant: 삼성전기주식회사

    Inventor： 김현호 ,  임순규 ,  하욥 ,  최상현 ,  박상희

    IPC: H01L23/02 ,  H03H3/08

    CPC classification number: H01L23/481 ,  H01L23/04 ,  H01L23/06

    Abstract: A SAW device package and a fabricating method thereof are provided to increase a yield in a package manufacturing process by reducing an influence on an internal pattern thereof. A via(210) is formed in a first wafer(200). A first pattern is formed on one surface of the first wafer. The first pattern is electrically connected with the via. A second pattern is formed on the other surface of the first wafer. A cap is formed to cover at least one of the first pattern and the second pattern. The first pattern and the second pattern include a pattern for composing an IDT(Inter-Digital Transducer). The via forming process includes a process for punching a via hole on the first wafer, and a process for filling up a conductive material in the via hole.

    Abstract translation: 提供SAW器件封装及其制造方法，以通过减小对其内部图案的影响来增加封装制造工艺中的产量。 通孔（210）形成在第一晶片（200）中。 在第一晶片的一个表面上形成第一图案。 第一图案与通孔电连接。 在第一晶片的另一个表面上形成第二图案。 形成盖以覆盖第一图案和第二图案中的至少一个。 第一图案和第二图案包括用于构成IDT（数字间传感器）的图案。 通孔形成工艺包括用于冲压第一晶片上的通孔的工艺，以及在通孔中填充导电材料的工艺。

    전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨디바이스 패키지 및 그 패키징 방법
    27.
    发明授权
    전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨디바이스 패키지 및 그 패키징 방법 有权
    具有带电密封型的密封线的水平装置包装及其包装方法

    公开(公告)号：KR100826393B1

    公开(公告)日：2008-05-02

    申请号：KR1020070049834

    申请日：2007-05-22

    Applicant: 삼성전기주식회사

    Inventor： 홍주표 ,  최석문 ,  김태훈 ,  하욥 ,  박승욱

    IPC: H01L23/28 ,  H01L23/48

    CPC classification number: H01L21/50 ,  B81B2207/093 ,  B81C1/00301 ,  B81C2203/0118 ,  B81C2203/019 ,  H01L23/10 ,  H01L23/3114 ,  H01L2924/0002 ,  H01L2924/16195 ,  H01L2924/16235 ,  H03H9/1057 ,  H03H9/1071 ,  H01L2924/00

    Abstract: A wafer level device package with a sealing line having a conductive pattern and a packaging method thereof are provided to read an electrical signal from a device on a device region or apply power to the device by using the conductive pattern and a lead frame without using a separate electrode pad. A wafer level device package includes a device substrate(10'), a sealing line(20), and a cap substrate(40'). A device region(30) is formed on the device substrate. A device is mounted on the device region. The sealing line encloses the device region and includes plural non-conductive patterns and plural conductive patterns(22). The cap substrate includes plural vias(50) which are connected to the respective conductive patterns. The cap substrate is bonded with the sealing line. Plural lead frames(31), which are connected to the conductive patterns of the sealing line, are formed on an upper surface of the device substrate.

    Abstract translation: 提供了具有导电图案的密封线及其封装方法的晶片级器件封装，以从器件区域上的器件读取电信号，或者通过使用导电图案和引线框架来对器件施加电力而不使用 单独的电极垫。 晶片级器件封装包括器件衬底（10'），密封线（20）和帽衬底（40'）。 在器件基板上形成器件区域（30）。 设备安装在设备区域上。 密封线包围器件区域并且包括多个非导电图案和多个导电图案（22）。 盖基板包括连接到各个导电图案的多个通孔（50）。 封盖基板与密封线接合。 连接到密封线的导电图案的多个引线框架（31）形成在器件基板的上表面上。

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