公开(公告)号：KR1020020069415A

公开(公告)日：2002-09-04

申请号：KR1020010009675

申请日：2001-02-26

Applicant: 삼성전자주식회사

Inventor： 최준후 ,  홍완식 ,  권대진 ,  정관욱

IPC: G02F1/1333

Abstract: PURPOSE: A TFT(Thin Film Transistor) substrate for an LCD device is provided to form a protection layer with an inorganic insulating layer having a lower dielectric constant, thereby improving an opening ratio even when a data line is overlapped with a pixel electrode. CONSTITUTION: Gate wires include the gate line(21) and the gate electrode(22) formed on a substrate. A gate insulating layer(30) covers the gate wires. A semiconductor layer is formed on the gate insulating layer. A data wire includes a data line(61), a source electrode(62), and a drain electrode(63). A protection layer(70) has the first contact hole showing the drain electrode. A pixel electrode(80) is connected to the drain electrode through the first contact hole. A dielectric ratio of the protection layer is composed of an inorganic insulating layer below 3.5.

Abstract translation: 目的：提供一种用于LCD装置的TFT（薄膜晶体管）基板，以形成具有较低介电常数的无机绝缘层的保护层，从而即使当数据线与像素电极重叠时也提高了开口率。 构成：栅极线包括形成在基板上的栅极线（21）和栅电极（22）。 栅极绝缘层（30）覆盖栅极线。 在栅极绝缘层上形成半导体层。 数据线包括数据线（61），源电极（62）和漏电极（63）。 保护层（70）具有示出漏电极的第一接触孔。 像素电极（80）通过第一接触孔与漏电极连接。 保护层的介电比由3.5以下的无机绝缘层构成。

公开(公告)号：KR1020170058812A

公开(公告)日：2017-05-29

申请号：KR1020150181499

申请日：2015-12-18

Applicant: 삼성전자주식회사

Inventor： 권대진 ,  서강일

IPC: H01L27/11 ,  H01L29/78 ,  G11C11/411

CPC classification number: G11C11/419 ,  G11C8/16 ,  G11C11/412 ,  H01L27/0207 ,  H01L27/11 ,  H01L27/1104

Abstract: 반도체장치가제공된다. 상기반도체장치는, 기판상에형성되는제1 풀업트랜지스터, 제1 풀다운트랜지스터, 및제1 패스트랜지스터를포함하는 SRAM 셀, 상기제1 풀업트랜지스터및 상기제1 풀다운트랜지스터의게이트단자와연결되는제1 리드버퍼트랜지스터, 및상기제1 리드버퍼트랜지스터와드레인단자를공유하는제2 리드버퍼트랜지스터를포함하되, 상기제1 리드버퍼트랜지스터는, 상기기판의상면과수직인제1 방향으로연장되는제1 채널패턴과, 상기제1 채널패턴의일부를감싸는제1 게이트전극과, 상기제1 게이트전극과비접촉하고, 상기제1 방향으로연장되며, 상기제1 채널패턴과연결되는제1 드레인패턴을포함한다.

Abstract translation: 提供了一种半导体器件。 该半导体器件包括一个第一上拉晶体管和第一下拉晶体管，mitje第一SRAM单元中，第一上拉晶体管和连接到所述第一下拉晶体管的栅极端子的第一引线，其包括传输晶体管形成在衬底上 一个缓冲晶体管，并且包括第二读缓冲器晶体管共用一个第一读缓冲器晶体管和漏极端子，其中所述第一读缓冲器晶体管，在基板和垂直的上表面延伸的第一通道图案摄取所述第一方向和 ，它在围绕第一通道图案和所述第一栅电极和非接触，并且所述第一方向和与所述第一信道图案连接第一漏极图案的一部分的第一栅极电极延伸。

公开(公告)号：KR1020070010295A

公开(公告)日：2007-01-24

申请号：KR1020050064766

申请日：2005-07-18

Applicant: 삼성전자주식회사

Inventor： 박정민 ,  원석준 ,  권대진 ,  송민우 ,  김원홍

IPC: H01L27/108

CPC classification number: H01L28/75 ,  H01L23/5223

Abstract: A semiconductor device with an MIM capacitor is provided to avoid oxidation of a first conductive layer for a lower electrode in a subsequent process for forming a dielectric layer by forming a second conductive layer made of a metal nitride layer resistant to oxidation. A first conductive layer(102) for a lower electrode of an MIM capacitor in which a trench(104) is formed is formed on a semiconductor substrate. A second conductive layer(106) is formed on the first conductive layer and in the trench, used as a lower electrode of an MIM capacitor and made of a metal nitride layer resistant to oxidation. A dielectric layer(108) is formed on the second conductive layer, made of a nitride layer or an oxide layer. An upper electrode(110a) of an MIM capacitor is formed on the dielectric layer. The second conductive layer is composed of TiN, TaN, WN or a composition thereof.

Abstract translation: 提供具有MIM电容器的半导体器件，以避免在用于形成电介质层的后续工艺中用于下电极的第一导电层的氧化，形成由抗氧化的金属氮化物层制成的第二导电层。 在半导体衬底上形成用于形成沟槽（104）的MIM电容器的下电极的第一导电层（102）。 第二导电层（106）形成在第一导电层上和沟槽中，用作MIM电容器的下电极并由耐氧化的金属氮化物层制成。 在由氮化物层或氧化物层制成的第二导电层上形成介电层（108）。 在电介质层上形成MIM电容器的上电极（110a）。 第二导电层由TiN，TaN，WN或其组成构成。

公开(公告)号：KR1020060084345A

公开(公告)日：2006-07-24

申请号：KR1020050076968

申请日：2005-08-22

Applicant: 삼성전자주식회사 ,  한국에이에스엠지니텍 주식회사

Inventor： 원석준 ,  유용민 ,  김대연 ,  김영훈 ,  권대진 ,  김원홍

IPC: H01L21/02

Abstract: 데드볼륨이 발생하지 않도록 가스 밸브 시스템을 개선하여 퍼지효율을 향상시킨 반도체소자 제조장치와 그 방법들이 개시된다. 본 발명의 장치는, 반도체소자를 제조하기 위해 기판이 처리되는 반응챔버, 반응챔버내로 제1 공정가스를 공급하는 제1 공정가스 공급관, 제1 입구, 제2 입구, 제1 출구 및 제2 출구를 포함하며, 상기 제1 공정가스 공급관과는 상기 제1 입구 및 제1 출구와 각기 연결되도록 상기 제1 공정가스 공급관의 중간에 설치되는 4-웨이밸브, 4-웨이밸브의 제2 입구에 연결되어 반응챔버내로 제2 공정가스를 공급하는 제2 공정가스 공급관, 4-웨이밸브의 제2 출구에 연결된 바이패스관 및 바이패스관에 설치된 단속밸브를 포함한다.
원자층증착, 데드볼륨, 펄스, 퍼지, 잔류, 4-웨이밸브

公开(公告)号：KR1020060084255A

公开(公告)日：2006-07-24

申请号：KR1020050005046

申请日：2005-01-19

Applicant: 삼성전자주식회사

Inventor： 권대진 ,  원석준 ,  김원홍 ,  정용국 ,  박정민 ,  송민우

IPC: H01L27/04

CPC classification number: H01G4/10 ,  H01G4/20

Abstract: 미세 전자 소자 성능 개선에 적합한 다층 유전막 및 그 제조 방법이 제공된다. 미세 전자 소자의 다층 유전막은 단일 성분의 산화물로 형성되어 있는 단일막 및 단일막의 양면에 형성되어 있는 두 개 이상의 서로 다른 성분의 산화물로 층상 구조가 없도록 형성되어 있는 복합막을 포함한다.
다층 유전막, 단일막, 복합막, LDI

公开(公告)号：KR100576362B1

公开(公告)日：2006-05-03

申请号：KR1020040021824

申请日：2004-03-30

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  권대진 ,  정용국

IPC: H01L21/20 ,  B82Y40/00

Abstract: 순환증착기술을 사용하여 탄소나노물질막을 형성하는 방법이 개시된다. 이 방법은 기판 상에 화학흡착층 또는 화학기상증착층을 형성하는 것을 포함한다. 상기 화학흡착층 또는 화학기상증착층으로부터 불순물들을 제거하여 탄소원자층을 형성한다. 이 과정을 반복하므로써 하나 이상의 탄소원자층이 형성될 수 있다;
순환 증착(cyclic deposition), 원료기체, 반응기체, 퍼지기체, 화학흡착층, 탄소나노물질막, 탄소원자층(carbon atoms layer), 화학기상증착층(CVD layer)

公开(公告)号：KR100568516B1

公开(公告)日：2006-04-07

申请号：KR1020040012398

申请日：2004-02-24

Applicant: 삼성전자주식회사

Inventor： 정용국 ,  원석준 ,  권대진

IPC: H01L27/10

CPC classification number: H01L28/40 ,  H01L21/02183 ,  H01L21/02323 ,  H01L21/0234 ,  H01L21/3105 ,  H01L21/3211

Abstract: 후처리 기술을 사용하여 아날로그 커패시터를 제조하는 방법이 개시된다. 이 방법은 반도체기판 상에 하부절연막을 형성하는 것을 구비한다. 상기 하부절연막 상에 하부전극을 형성하고, 상기 하부전극 상에 커패시터 유전막을 형성한다. 그 후, 상기 커패시터 유전막을 환원 분위기에서 후처리한다. 이어서, 상기 후처리된 커패시터 유전막을 산화 분위기에서 후처리한다. 상기 후처리된 커패시터 유전막 상에 상부전극을 형성한다. 이에 따라, 커패시턴스의 전압효율이 낮은 아날로그 커패시터를 제공할 수 있다.
아날로그 커패시터, 후처리(post-treatment), 환원분위기(deoxidizing medium), 산화분위기(oxidizing medium), 커패시턴스의 전압효율(voltage coefficient of capacitance),

公开(公告)号：KR1020060003172A

公开(公告)日：2006-01-10

申请号：KR1020040051974

申请日：2004-07-05

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  정용국 ,  권대진 ,  송민우 ,  김원홍

IPC: H01L27/04

CPC classification number: H01L28/40 ,  H01L28/65 ,  Y10S438/957

Abstract: 아날로그 반도체 소자의 커패시터에서 유전막의 제조공정의 생산성을 높이고, 전극과의 반응성이 낮고, 우수한 누설전류 특성을 얻을 수 있는 다층 유전막을 갖는 아날로그 반도체 소자의 커패시터 및 그 형성방법에 관해 개시한다. 이를 위해 본 발명은 하부전극과 상부전극 사이에 VCC 이차항의 계수가 음의 값을 갖는 하부유전막과 상부유전막을 형성하고, 상부유전막과 하부유전막 사이에 VCC 이차항의 계수가 양의 값을 갖는 중간유전막을 형성한다. 상부 및 하부 유전막은 산화막을 사용할 수 있고, 중간유전막은 산화하프늄(HfO
2 )을 사용할 수 있다.
아날로그 반도체 소자, 커패시터, VCC 이차항의 계수, 다층 유전막.

公开(公告)号：KR100541551B1

公开(公告)日：2006-01-10

申请号：KR1020030065272

申请日：2003-09-19

Applicant: 삼성전자주식회사

Inventor： 정용국 ,  원석준 ,  권대진 ,  김원홍

IPC: H01L27/02

CPC classification number: H01L28/40 ,  H01L21/31637 ,  H01L21/31645

Abstract: 적어도 3층의 고유전막들을 갖는 아날로그 커패시터 및 그것을 제조하는 방법이 개시된다. 상기 아날로그 커패시터는 하부전극, 상부전극 및 상기 하부전극과 상기 상부전극 사이에 개재된 적어도 3층의 고유전막들을 포함한다. 상기 적어도 3층의 고유전막들은 상기 하부전극과 접촉하는 하부유전막, 상기 상부전극과 접촉하는 상부유전막 및 상기 하부유전막과 상기 상부유전막 사이에 개재된 중간유전막을 포함한다. 또한, 상기 하부유전막 및 상기 상부유전막 각각은 상기 중간유전막에 비해 상대적으로 전압효율의 이차항의 계수의 절대값이 작은 고유전막이고, 상기 중간유전막은 상기 하부유전막 및 상기 상부유전막 각각에 비해 누설전류가 작은 고유전막이다. 이에 따라, 상기 적어도 3층의 고유전막들을 사용하여 아날로그 커패시터의 전압효율 특성 및 누설전류 특성을 최적화할 수 있다.
아날로그 커패시터, 고유전막(high-k dielectric layer), 전압효율(voltage coefficient of capacitance; VCC), 누설전류

公开(公告)号：KR100519798B1

公开(公告)日：2005-10-10

申请号：KR1020030090400

申请日：2003-12-11

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  김원홍 ,  권대진

IPC: H01L21/304

CPC classification number: C23C16/4404 ,  C23C16/4405 ,  H01L21/3141 ,  H01L21/31637

Abstract: 향상된 생산성을 갖는 박막 형성 방법을 제공한다. 이 방법은 공정 챔버 내로 반도체기판을 도입한다. 상기 반도체기판 상에 공정 박막을 형성하되, 상기 공정 박막을 형성하는 동안 상기 공정 챔버의 내벽에 챔버 코팅층이 형성된다. 상기 공정 챔버로 부터 상기 반도체기판을 제거한다. 상기 챔버 코팅층 상에 응력완화층을 형성한다. 상기 공정들을 적어도 1회 순차적으로 반복 한 후에 상기 공정 챔버 내벽에 교대로 적층된 상기 챔버 코팅층 및 상기 응력완화층을 인 시투 세정한다.