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公开(公告)号：KR1020050047433A
公开(公告)日：2005-05-20
申请号：KR1020030081255
申请日：2003-11-17
Applicant: 삼성전자주식회사
IPC: H01L21/24
CPC classification number: H01L29/665 , H01L21/28052 , H01L21/28518
Abstract: 니켈 샐리사이드 공정 및 이를 사용하여 반도체소자를 제조하는 방법을 제공한다. 상기 니켈 샐리사이드 공정은 실리콘을 함유하는 절연 영역 및 실리콘 영역을 모두 구비하는 기판을 준비하는 것을 구비한다. 상기 기판 상에 니켈을 증착하고, 상기 니켈을 300℃ 내지 380℃의 제1 온도에서 열처리하여 상기 실리콘 영역 상에 선택적으로 모노 니켈 모노 실리사이드막을 형성함과 동시에 상기 절연 영역 상에 미반응된 니켈막(unreacted nickel layer)만을 남긴다. 상기 미반응된 니켈막을 선택적으로 제거하여 상기 절연 영역을 노출시킴과 동시에 상기 실리콘 영역 상에 상기 모노 니켈 모노 실리사이드막만을 남긴다. 이어서, 상기 모노 니켈 모노 실리사이드막을 상기 제1 온도보다 높은 제2 온도에서 열처리하여 상기 모노 니켈 모노 실리사이드막의 상변이(phase transition) 없이 열적으로 안정한(thermally stable) 모노 니켈 모노 실리사이드막을 형성한다.
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22.发明公开니켈 합금 샐리사이드 공정, 이를 사용하여 반도체소자를제조하는 방법, 그에 의해 형성된 니켈 합금 실리사이드막및 이를 사용하여 제조된 반도체소자 有权镍合金浸渍工艺，使用其的半导体器件制造方法，通过使用其制备的镍合金硅化物层和半导体器件，以提高镍合金硅酸盐层的热稳定性
公开(公告)号：KR1020050001257A
公开(公告)日：2005-01-06
申请号：KR1020030042838
申请日：2003-06-27
Applicant: 삼성전자주식회사
IPC: H01L21/24
CPC classification number: H01L29/665 , H01L21/28052 , H01L21/28061 , H01L21/28518 , H01L29/4941 , H01L29/66545 , H01L29/6659 , H01L29/7833
Abstract: PURPOSE: A nickel alloy salicide process is provided to remarkably improve thermal stability of a nickel alloy silicide layer by using a nickel alloy layer containing an additive element like tantalum. CONSTITUTION: A nickel alloy layer containing at least one species of additive element is formed on a semiconductor substrate containing silicon wherein the content of the species of additive element is from 0.1 atomic percent to 10 atomic percent. A heat treatment is performed on the semiconductor substrate having the nickel alloy layer to form the nickel alloy silicide layer generated by reaction of the nickel alloy layer and the semiconductor substrate.
Abstract translation: 目的：提供镍合金自对准硅化物工艺，通过使用含有添加元素如钽的镍合金层，显着提高镍合金硅化物层的热稳定性。 构成：在含硅的半导体衬底上形成含有至少一种添加元素的镍合金层，其中添加元素的种类的含量为0.1原子％至10原子％。 对具有镍合金层的半导体基板进行热处理，以形成由镍合金层和半导体基板反应而产生的镍合金硅化物层。
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公开(公告)号：KR102247343B1
公开(公告)日：2021-05-03
申请号：KR1020140096830
申请日：2014-07-29
Applicant: 삼성전자주식회사
Abstract: 본발명의다양한실시예들에따르면전자장치에있어서, 네트워크일시적언락요청을전송하고네트워크일시적언락승인을수신하는통신인터페이스; 네트워크일시적언락승인이수신되면네트워크일시적언락을수행하고네트워크일시적언락만료시간도래여부를판단하여네트워크일시적언락만료시간이되면네트워크일시적언락을해제하는프로세서를포함할수 있으며, 이외에도다양한다른실시예들이가능하다.
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公开(公告)号：KR1020160014496A
公开(公告)日：2016-02-11
申请号：KR1020140096830
申请日：2014-07-29
Applicant: 삼성전자주식회사
Abstract: 본발명의다양한실시예들에따르면전자장치에있어서, 네트워크일시적언락요청을전송하고네트워크일시적언락승인을수신하는통신인터페이스; 네트워크일시적언락승인이수신되면네트워크일시적언락을수행하고네트워크일시적언락만료시간도래여부를판단하여네트워크일시적언락만료시간이되면네트워크일시적언락을해제하는프로세서를포함할수 있으며, 이외에도다양한다른실시예들이가능하다.
Abstract translation: 根据本发明的各种实施例，电子设备包括：用于发送临时解锁网络的请求并接收临时解锁网络的批准的通信接口; 以及当接收到用于临时解锁网络的批准时临时解锁网络的处理器，并且当网络暂时解锁的时间通过确定网络暂时解锁的时间是否是到期时释放网络的时间解锁是 过期或不过 其他实施例是可能的。
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公开(公告)号：KR1020140105308A
公开(公告)日：2014-09-01
申请号：KR1020130019413
申请日：2013-02-22
Applicant: 삼성전자주식회사
IPC: G06F3/14 , G06F3/0483
CPC classification number: G06F3/0484 , G06F3/0483 , G06F3/04883
Abstract: An image display method for a portable terminal comprises a vertical screen display process where images on screen are displayed on one page, in a vertical display mode; and a horizontal screen display process where images on screen are displayed on two pages with a distinguishing line in the center of the screen, in a horizontal display mode.
Abstract translation: 一种用于便携式终端的图像显示方法包括以垂直显示模式在一页上显示屏幕上的图像的垂直屏幕显示处理; 以及在水平显示模式下，屏幕中央具有显示线的两页上显示屏幕上的图像的水平屏幕显示处理。
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Patent Agency Ranking
公开(公告)号：KR1020070002864A
公开(公告)日：2007-01-05
申请号：KR1020050058559
申请日：2005-06-30
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L21/823842 , H01L21/28194 , H01L29/4958 , H01L29/517 , H01L29/518 , H01L29/78
Abstract: A semiconductor device with an CMOS transistor and a manufacturing method thereof are provided to obtain optimum Vt values from NMOS and PMOS transistors using an improved gate electrode including a predetermined metal alloy layer. A semiconductor device includes a CMOS transistor which is composed of a first MOS transistor with a first channel of a first conductive type and a second MOS transistor with a second channel of a second conductive type. The first MOS transistor(110) is composed of a first gate insulating layer(112) and a gate electrode. The gate electrode includes a first metal alloy layer(118) composed of a first metal(114) and a second metal(116).
Abstract translation: 提供具有CMOS晶体管的半导体器件及其制造方法，以使用包括预定金属合金层的改进的栅电极从NMOS和PMOS晶体管获得最佳Vt值。 半导体器件包括由具有第一导电类型的第一沟道的第一MOS晶体管和具有第二导电类型的第二沟道的第二MOS晶体管构成的CMOS晶体管。 第一MOS晶体管（110）由第一栅极绝缘层（112）和栅极电极构成。 栅电极包括由第一金属（114）和第二金属（116）构成的第一金属合金层（118）。
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公开(公告)号：KR100653721B1
公开(公告)日：2006-12-05
申请号：KR1020050094566
申请日：2005-10-07
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: A semiconductor device with a nitrogen implanting active region is provided to embody a semiconductor device capable of adjusting a threshold voltage as using high-K dielectrics as a membrane material of a gate dielectric layer by forming a nitrogen implanting active region in a first region of a semiconductor substrate and by sequentially stacking a first gate dielectric layer and a first gate electrode on the nitrogen implanting active region. First and second regions(1,2) are defined in a semiconductor substrate(51). A nitrogen implanting active region(61) is disposed in the first region of the semiconductor substrate. A first gate electrode(73) is disposed on the nitrogen implanting active region. A first gate dielectric layer(75') is interposed between the nitrogen implanting active region and the first gate electrode, including high-K dielectrics(63) and a nitrogen-containing high dielectric layer(63N). A second gate electrode(74) is disposed on the semiconductor substrate in the second region. A second gate dielectric layer is interposed between the semiconductor substrate in the second region and the second gate electrode, including the high-K dielectrics. The first and second gate dielectric layers have the same thickness. The nitrogen-containing high dielectric layer comes in contact with the nitrogen implanting active region. A first well(53) is disposed in the first region of the semiconductor substrate. A second well(54) is disposed in the second region of the semiconductor substrate. The first well is a p-well, and the second well is an n-well or a p-well.
Abstract translation: 提供具有氮注入有源区的半导体器件，以通过在第一区中形成氮注入有源区来实施如使用高K电介质作为栅介质层的膜材料能够调节阈值电压的半导体器件 通过在氮注入有源区上顺序地堆叠第一栅介质层和第一栅电极。 第一和第二区域（1,2）被限定在半导体衬底（51）中。 氮注入有源区（61）设置在半导体衬底的第一区域中。 第一栅电极（73）设置在氮注入有源区上。 第一栅极电介质层（75'）插入在氮注入有源区和第一栅电极之间，包括高K电介质（63）和含氮高电介质层（63N）。 第二栅电极（74）设置在第二区域中的半导体衬底上。 第二栅极介电层插入在第二区域中的半导体衬底与包括高K电介质的第二栅电极之间。 第一和第二栅极介电层具有相同的厚度。 含氮高介电层与氮注入有源区接触。 第一阱（53）设置在半导体衬底的第一区域中。 第二阱（54）设置在半导体衬底的第二区域中。 第一口井是一口井，第二口井是一口井或一口井。
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28.发明公开
公开(公告)号：KR1020060055871A
公开(公告)日：2006-05-24
申请号：KR1020040095050
申请日：2004-11-19
Applicant: 삼성전자주식회사
IPC: H04N5/225
CPC classification number: H04N5/2621 , H04N5/2628
Abstract: 본 발명에 따른 방법은, 프리뷰 모드에서 프리뷰 이미지를 갱신하여 디스플레이 패널로 표시하고, 촬영 모드에서 촬영 동작에 의하여 얻어진 사용자 파일들을 저장 매체에 저장하는 디지털 촬영 장치의 제어 방법으로서, 단계들 (a) 및 (b)를 포함한다. 단계 (a)에서는, 프리뷰 모드에서 갱신되는 프리뷰 이미지가 미리 설정된 시간 간격마다 프리뷰 이미지 저장소에 저장된다. 단계 (b)에서는, 프리뷰 이미지 저장소에 저장된 프리뷰 이미지들 중 사용자에 의해 선택된 하나 이상의 프리뷰 이미지들이 저장 매체에 저장된다.
디지털 카메라, 프리뷰 이미지-
公开(公告)号：KR100558006B1
公开(公告)日：2006-03-06
申请号：KR1020030081255
申请日：2003-11-17
Applicant: 삼성전자주식회사
IPC: H01L21/24
CPC classification number: H01L29/665 , H01L21/28052 , H01L21/28518
Abstract: 니켈 샐리사이드 공정 및 이를 사용하여 반도체소자를 제조하는 방법을 제공한다. 상기 니켈 샐리사이드 공정은 실리콘을 함유하는 절연 영역 및 실리콘 영역을 모두 구비하는 기판을 준비하는 것을 구비한다. 상기 기판 상에 니켈을 증착하고, 상기 니켈을 300℃ 내지 380℃의 제1 온도에서 열처리하여 상기 실리콘 영역 상에 선택적으로 모노 니켈 모노 실리사이드막을 형성함과 동시에 상기 절연 영역 상에 미반응된 니켈막(unreacted nickel layer)만을 남긴다. 상기 미반응된 니켈막을 선택적으로 제거하여 상기 절연 영역을 노출시킴과 동시에 상기 실리콘 영역 상에 상기 모노 니켈 모노 실리사이드막만을 남긴다. 이어서, 상기 모노 니켈 모노 실리사이드막을 상기 제1 온도보다 높은 400℃ 내지 500℃의 제2 온도에서 열처리하여 상기 모노 니켈 모노 실리사이드막의 상변이(phase transition) 없이 열적으로 안정한(thermally stable) 모노 니켈 모노 실리사이드막을 형성한다.
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公开(公告)号：KR100553714B1
公开(公告)日：2006-02-24
申请号：KR1020040054860
申请日：2004-07-14
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L21/28518 , H01L29/665
Abstract: 자기정렬 실리사이드층을 가지는 반도체 소자 및 그 제조방법을 제공한다. 이 소자는 기판에 형성되어 활성영역을 한정하는 소자분리막과 상기 활성영역 상부를 가로지르는 게이트 패턴을 포함한다. 상기 게이트 패턴의 양 측벽에 스페이서 절연막이 형성된다. 상기 게이트 패턴의 상부(upper portion)에 제 1 및 제 2 살리사이드층(salicide layer)가 형성되고, 상기 스페이서 절연막과 상기 소자분리막 사이의 활성영역에 각각 제 1 살리사이드층(salicide layer)이 형성된다. 상기 게이트 패턴 상부의 제 1 및 제 2 살리사이드층은 번갈아 서로 연결되어 형성된다. 폭이 좁은 게이트 패턴에 제 1 살리사이드층이 집괴되어 형성된 후 제 2 살리사이드층으로 패치하여 이어진 살리사이드층을 형성할 수 있다.
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