公开(公告)号：KR1020080035356A

公开(公告)日：2008-04-23

申请号：KR1020060101966

申请日：2006-10-19

Applicant: 삼성전자주식회사

Inventor： 박봉태 ,  최정혁

IPC: H01L27/115

CPC classification number: H01L27/115 ,  H01L27/11521 ,  H01L29/42324 ,  H01L21/28273 ,  H01L21/76838

Abstract: An NVM(non-volatile memory) device is provided to avoid malfunction of a memory cell by interposing an isolation layer between a protrusion part of a wordline and an active region. An isolation layer(113) for defining an active region(109) is formed on a semiconductor substrate(101). Patterns for floating gates(119) are formed on the active region, protruding from the isolation layer. A concave part(125) is formed on the isolation layer between the patterns for the floating gates. A wordline is formed on the patterns for the floating gates, having a protrusion part(130) filling the concave region. The process for forming the concave region can include the following steps. A molding insulation layer is formed along the upper surface and both sidewalls of the patterns for the floating gate and along the upper surface of the isolation layer. The molding insulation layer is anisotropically etched to form molding spacers on both sidewalls of the patterns for the floating gates. The isolation layer is etched by using the molding spacers as an etch mask.

Abstract translation: 提供NVM（非易失性存储器）装置，以通过在字线的突出部分和活动区域之间插入隔离层来避免存储器单元的故障。 在半导体衬底（101）上形成用于限定有源区（109）的隔离层（113）。 浮动栅极（119）的图案形成在从隔离层突出的有源区域上。 在浮动栅极的图案之间的隔离层上形成凹部（125）。 在浮动栅极的图案上形成有字线，具有填充凹入区域的突起部分（130）。 形成凹区域的方法可以包括以下步骤。 沿着浮动栅极的图案的上表面和两个侧壁以及隔离层的上表面形成成型绝缘层。 成型绝缘层被各向异性蚀刻以在浮动栅极的图案的两个侧壁上形成模制间隔物。 通过使用模制间隔物作为蚀刻掩模来蚀刻隔离层。

公开(公告)号：KR100655435B1

公开(公告)日：2006-12-08

申请号：KR1020050071477

申请日：2005-08-04

Applicant: 삼성전자주식회사

Inventor： 박봉태 ,  최정혁

IPC: H01L21/8247

公开(公告)号：KR100504689B1

公开(公告)日：2005-08-03

申请号：KR1020030000737

申请日：2003-01-07

Applicant: 삼성전자주식회사

Inventor： 정연운 ,  박봉태

IPC: H01L27/115

Abstract: 본 발명은 비트 라인(BL)과 공통 소오스 라인(CSL)간의 절연효과가 높은 NAND형 플래시 메모리 소자 및 그의 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판; 상기 기판상에 동일한 방향으로 신장되고 평행 배열된 스트링 선택 라인과 워드 라인과 접지 선택 라인을 포함하는 스트링; 상기 스트링을 이루는 각각의 라인이 신장되는 방향과 실질적으로 수직하는 방향으로 신장된 비트 라인; 상기 스트링 선택 라인의 드레인과 상기 비트 라인과는 전기적으로 도통되는 콘택 플러그; 및 상기 접지 선택 라인의 소오스와는 전기적으로 도통되는 하부막과, 상기 비트 라인과는 전기적으로 절연되는 상부막으로 구성되는 공통 소오스 라인을 포함하는 것을 특징으로 한다. 본 발명에 따르면, 비트 라인과 공통 소오스 라인 사이의 절연효과가 높아지는 효과가 있다. 또한, 절연막의 전체 높이를 낮아짐으로써 후속 공정이 용이해지는 효과가 있다.

公开(公告)号：KR1020050065869A

公开(公告)日：2005-06-30

申请号：KR1020030096767

申请日：2003-12-24

Applicant: 삼성전자주식회사

Inventor： 설종선 ,  장성남 ,  강대웅 ,  박봉태

IPC: H01L21/82

CPC classification number: H01L27/11521 ,  H01L23/5258 ,  H01L27/115 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 필드 영역들 상부에 위치하는 퓨즈를 갖는 비휘발성 메모리소자 및 그것을 제조하는 방법이 개시된다. 상기 비휘발성 메모리소자는 퓨즈창 영역(fuse window region)을 갖는 반도체기판을 포함한다. 적어도 하나의 퓨즈가 상기 퓨즈창 영역 상부를 가로지른다. 한편, 필드 영역들(field regions)이 상기 퓨즈창 영역의 외부에 한정되어 위치한다. 상기 필드 영역들은 상기 적어도 하나의 퓨즈의 단부들의 하부에 위치한다. 이에 더하여, 소자분리막이 상기 필드 영역들을 격리시킨다. 상기 퓨즈와 상기 필드 영역들 사이에 퓨즈절연막이 개재된다. 이에 따라, 상기 퓨즈에 인접하는 활성영역들의 연마 손상을 방지하면서, 상기 필드 영역들의 피팅을 방지할 수 있다.

公开(公告)号：KR1020050024593A

公开(公告)日：2005-03-10

申请号：KR1020030061586

申请日：2003-09-03

Applicant: 삼성전자주식회사

Inventor： 박봉태 ,  장성남 ,  김동찬

IPC: H01L21/28

Abstract: PURPOSE: A method of forming interconnection lines in a semiconductor device is provided to prevent an increase of a contact resistance between the interconnection lines and a contact plug due to residues of an etch stop layer by eliminating a process for forming the etch stop layer within an interlayer dielectric. CONSTITUTION: An interlayer dielectric and a hard mask layer are formed on a semiconductor substrate. An interconnection line groove and a hard mask layer pattern are formed by patterning partially the hard mask layer and the interlayer dielectric. A depth of the interconnection line groove is smaller than a thickness of the interlayer dielectric. A photoresist pattern is formed on the semiconductor substrate to form a line-shaped opening. An interconnection line contact hole(316) is formed by etching the interlayer dielectric. A conductive layer pattern is formed to fill the interconnection line contact hole and the interconnection line groove.

Abstract translation: 目的：提供一种在半导体器件中形成互连线的方法，以防止由于蚀刻停止层的残留而导致的互连线和接触插塞之间的接触电阻增加，通过消除在其内形成蚀刻停止层的工艺 层间电介质。 构成：在半导体衬底上形成层间电介质和硬掩模层。 通过对硬掩模层和层间电介质部分地进行构图来形成互连线槽和硬掩模层图案。 互连线槽的深度小于层间电介质的厚度。 在半导体衬底上形成光致抗蚀剂图案以形成线状开口。 通过蚀刻层间电介质形成互连线接触孔（316）。 形成导电层图案以填充互连线接触孔和互连线槽。

公开(公告)号：KR1020030068776A

公开(公告)日：2003-08-25

申请号：KR1020020008389

申请日：2002-02-18

Applicant: 삼성전자주식회사

Inventor： 정연운 ,  장원위 ,  박봉태

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/788

Abstract: PURPOSE: A non-volatile memory device is provided to reduce the resistance between a direct contact and a common source line and embody a stable driving by broadening a contact area between the direct contact and a bitline and a contact area between the common source line and the bitline. CONSTITUTION: The first insulation layer(112) is formed on a semiconductor substrate(110), including a direct contact pattern groove and a common source line pattern groove that penetrate into the semiconductor substrate. The direct contact(114) has such an extended area that the direct contact pattern groove and a protrusion extending to the upper portion of the direct contact pattern groove extend to the upper surface of the first insulation layer. The common source line(118) has such an extended area that the common source line pattern groove and a protrusion extending to the upper portion of the common source line pattern groove extend to the upper surface of the first insulation layer. The second insulation layer(124) is formed on the first insulation layer, including a plurality of bitline pattern grooves that expose the upper portions of the extended protrusions of the direct contact and the common source line. The bitline(126) is formed in the bitline pattern groove.

Abstract translation: 目的：提供一种非易失性存储器件，以减少直接接触和公共源极线之间的电阻，并通过扩大直接接触和位线之间的接触面积以及公共源极线与公共源极线之间的接触面积来实现稳定的驱动 位线。 构成：第一绝缘层（112）形成在半导体衬底（110）上，包括直接接触图案槽和穿入半导体衬底的公共源极线图案槽。 直接接触（114）具有这样的延伸区域：直接接触图形凹槽和延伸到直接接触图形凹槽的上部的突起延伸到第一绝缘层的上表面。 公共源极线（118）具有这样的扩展区域：公共源极线图形凹槽和延伸到公共源极线图案凹槽的上部的突起延伸到第一绝缘层的上表面。 第二绝缘层（124）形成在第一绝缘层上，包括暴露直接接触的延伸突起的上部和公共源极线的多个位线图案槽。 位线（126）形成在位线图形凹槽中。