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公开(公告)号：KR100335495B1
公开(公告)日：2002-05-08
申请号：KR1019990050224
申请日：1999-11-12
Applicant: 삼성전자주식회사
IPC: H01L21/76
CPC classification number: H01L21/76232
Abstract: 본발명은디봇발생을방지하며공정이간단한소자분리막의제조방법에대한것이다. 본발명에따른소자분리막의제조방법은감광막패턴을식각마스크로사용하여반도체기판내에트렌치를형성한다. 이어서, 반도체기판의전면에열산화막을형성한다음, 열산화막상에얇은질화막라이너를형성한다. 질화막라이너는트렌치측벽의산화를방지할뿐만아니라, 평탄화정지막으로기능한다. 그리고나서, 상기트렌치를매립하는갭필절연막을형성하면서, 상기질화막라이너를트렌치상부코너부분에서분리하거나, 얇게만든다. 그런다음, 질화막라이너를평탄화정지막으로사용하여산화세륨계열의연마제가포함된슬러리를사용하는화학기계적연마방법에의하여갭필절연막을평탄화한후, 상기평탄화정지막으로사용된질화막라이너를제거한다.
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公开(公告)号：KR1020010073304A
公开(公告)日：2001-08-01
申请号：KR1020000001568
申请日：2000-01-13
Applicant: 삼성전자주식회사
Inventor： 박태서
IPC: H01L21/027
Abstract: PURPOSE: A method for forming the fine pattern of a semiconductor device is provided to obtain a fine pattern by enlarging a capacitor pattern without changing the distance between a material film patterns. CONSTITUTION: An oxide film(23) having a concave part(26) and a convex part(28) is formed on a semiconductor substrate(21). A spacer(27) is formed on the both sidewalls of the convex part(28), and the oxide film(23) is etched by using the spacer(27) as a mask, so that an oxide film pattern having a contact hole to expose the semiconductor substrate(21) is formed. After removing the spacer(27), a material film is formed on the both side walls and the surface of the oxide film pattern and the exposed semiconductor substrate(21). A burying oxide film is formed on the material film to bury the contact hole. The burying oxide film and the material film formed on the oxide film pattern is etched to form a fine material pattern separated by the burying oxide film and the oxide film pattern. The oxide film pattern and the burying oxide film are removed.
Abstract translation: 目的：提供一种用于形成半导体器件的精细图案的方法，以通过在不改变材料膜图案之间的距离的情况下放大电容器图案来获得精细图案。 构成：在半导体基板（21）上形成具有凹部（26）和凸部（28）的氧化膜（23）。 在凸部（28）的两个侧壁上形成间隔物（27），利用间隔物（27）作为掩模对氧化膜（23）进行蚀刻，使得具有接触孔 露出形成半导体衬底（21）。 在去除间隔物（27）之后，在两侧壁和氧化膜图案的表面和暴露的半导体衬底（21）上形成材料膜。 在材料膜上形成埋入氧化膜以埋置接触孔。 对形成在氧化膜图案上的掩埋氧化膜和材料膜进行蚀刻，形成由掩埋氧化膜和氧化膜图案分离的细小图案。 除去氧化膜图案和埋入氧化物膜。
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公开(公告)号：KR1020010008830A
公开(公告)日：2001-02-05
申请号：KR1019990026856
申请日：1999-07-05
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: PURPOSE: A method for forming a trench isolation of a semiconductor device using an anti-reflective layer is provided to prevent damage of a photoresist pattern and thereby to improve uniformity of critical dimension of the photoresist pattern. CONSTITUTION: An anti-reflective layer and a photoresist layer are formed in sequence on a semiconductor substrate(40) having an active region and a field region. The photoresist layer is patterned to expose a portion of the anti-reflective layer on the field region, and the exposed portion of the anti-reflective layer is then removed. Thus, an anti-reflective layer pattern(42a) and a photoresist layer pattern(44a) are formed only on the active region of the substrate(40), exposing the field region. Particularly, the anti-reflective layer prevents the photoresist pattern(44a) from being damaged during the patterning process of the photoresist layer. The exposed region of the substrate(40) is then etched to form a trench(46) with a predetermined depth in the field region. Thereafter, the patterns(42a,44a) are simultaneously removed, and necessary insulation layers are formed in sequence on the resultant structure.
Abstract translation: 目的：提供使用抗反射层形成半导体器件的沟槽隔离的方法，以防止光致抗蚀剂图案的损坏，从而提高光致抗蚀剂图案的临界尺寸的均匀性。 构成：在具有活性区域和场区域的半导体衬底（40）上依次形成抗反射层和光致抗蚀剂层。 图案化光致抗蚀剂层以暴露场区域上的抗反射层的一部分，然后去除抗反射层的暴露部分。 因此，仅在基板（40）的有源区域上形成抗反射层图案（42a）和光致抗蚀剂图案（44a），露出场区域。 特别地，抗反射层防止光致抗蚀剂图案（44a）在光致抗蚀剂层的图案化工艺期间被损坏。 然后蚀刻衬底（40）的暴露区域以在场区域中形成具有预定深度的沟槽（46）。 此后，同时去除图案（42a，44a），并且在所得结构上依次形成必要的绝缘层。
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公开(公告)号：KR1020000032234A
公开(公告)日：2000-06-05
申请号：KR1019980048637
申请日：1998-11-13
Applicant: 삼성전자주식회사
Inventor： 박태서
IPC: H01L21/76
Abstract: PURPOSE: A method is provided to form a gate film without stress when depositing a gate material after forming an element isolation film with in a PSL(poly-si spacer local LOCOS) method. CONSTITUTION: A first pad oxide film and an oxidation protective film are formed on a semiconductor substrate for exposing the first pad oxide film of an element isolation region by removing the oxidation protective film of the isolation region. And, the first oxide film is eliminated for growing a second pad oxide film in the region without the first pad oxide film. A polycrystalline silicon spacer is formed on the side wall of the oxidation protective film, and the surface of the substrate is CMP(chemical mechanical polishing) processed after forming an element isolation film. Then, an isolation film with flattened surface is formed by flattening the surface of the element isolation film, and the final element isolation film is formed after removing the oxidation protective film and the pad oxide film. Moreover, a polycrystalline silicon film(44) and a silicide film(46) are formed on the front surface of the substrate after forming a gate oxide film(42). Therefore, a semiconductor device having an element isolation film is completed.
Abstract translation: 目的：提供一种在以PSL（多层间隔物局部LOCOS）方法形成元件隔离膜之后沉积栅极材料时形成无应力的方法。 构成：通过去除隔离区域的氧化保护膜，在半导体衬底上形成第一衬垫氧化膜和氧化保护膜，以暴露元件隔离区的第一衬垫氧化膜。 并且，在没有第一衬垫氧化物膜的区域中消除第一氧化物膜以生长第二衬垫氧化物膜。 在氧化保护膜的侧壁上形成多晶硅隔离物，并且在形成元件隔离膜之后，对衬底的表面进行CMP（化学机械抛光）处理。 然后，通过使元件隔离膜的表面变平而形成具有平坦表面的隔离膜，并且在去除氧化保护膜和垫氧化物膜之后形成最终元件隔离膜。 此外，在形成栅极氧化膜（42）之后，在基板的正面上形成多晶硅膜（44）和硅化物膜（46）。 因此，完成了具有元件隔离膜的半导体器件。
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公开(公告)号：KR100238244B1
公开(公告)日：2000-01-15
申请号：KR1019970017191
申请日：1997-05-03
Applicant: 삼성전자주식회사
IPC: H01L21/76
CPC classification number: H01L21/76232 , Y10S438/959
Abstract: 전체 제조공정수가 감소된 트랜치 소자분리방법을 개시하고 있다. 포토레지스트 패턴을 식각마스크로 사용하여 소자분리를 위한 트랜치를 형성하기 때문에, 패드산화막 형성, 실리콘 질화막 형성, 패터닝 및 제거 공정 단계를 줄일 수 있다. 또한 소자분리막을 형성한 후, 실리콘 기판 또는 소자분리막 표면을 선택적으로 식각하여 단차를 형성하기 때문에 게이트 전극 형성과 같은 후속공정을 위한 얼라인 키 형성 단계를 줄일 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1019990073748A
公开(公告)日：1999-10-05
申请号：KR1019980006840
申请日：1998-03-02
Applicant: 삼성전자주식회사
IPC: H01L27/08
Abstract: 본 발명은 집적 회로에 트렌치 아이솔레이션 구조를 형성하는 방법을 제공하여, 더 많은 범위의 생산 제품들이 향상된 신뢰도와 수용할 만한 TDDB(time-dependent dielectric breakdown)를 가지게 한다. 이 제조 방법은 반도체 기판에 트렌치를 식각하는 단계; 트렌치의 측벽과 바닦에 측벽-절연막을 형성하는 단계; 및 트렌치 내부와 반도체 기판 위에 트렌치-절연막을 증착하는트렌치-절연막을 증착하는 단계와 연관된다. 측벽-절연막은 트렌치-절연막의 식각율보다 더 낮은 식각율을 갖도록 형성된다. 이러한 식각율 상의 차이의 결과로, 제조 공정의 후속부분 동안에 일어나는 습식 식각 동안 측벽-절연막이 지나치게 손상되지 않는다.
이것은 기판과 측벽-절연막, 및 게이트 옥사이드 사이의 인터페이스를 더욱 안정적으로 만든다. 식각율 상의 차이는, 후속공정 동안 사용되는 열처리 공정을 문턱 온도 이하로 유지시켜, 트렌치-아이솔레이션 막의 식각율을 매우 낮게 떨어뜨림으로써 얻을 수 있다. 식각율 상의 차이는 또한, 측벽-절연막과 트렌치-절연막에 다른 물질을 사용하거나, 또는 다중의 열처리공정을 사용하여 얻을 수도 있다.-
公开(公告)号：KR100183860B1
公开(公告)日：1999-04-15
申请号：KR1019960017207
申请日：1996-05-21
Applicant: 삼성전자주식회사
IPC: H01L21/76
CPC classification number: H01L21/76224
Abstract: 본 발명은 반도체 장치의 트렌치 소자 분리 방법에 관한 것으로, 본 발명에서는 반도체 장치의 소자 분리 공정에 있어서 트렌치를 매립하기 위한 절연 물질을 1000~1400℃의 온도에서 30분~8시간 동안 어닐링하여 치밀화한다. 본 발명에 의하면, 트렌치 매립 물질의 치밀화 효율이 향상되어 험프 현상이나 역 협폭 효과를 방지할 수 있다.
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公开(公告)号：KR1019960002743A
公开(公告)日：1996-01-26
申请号：KR1019940014743
申请日：1994-06-25
Applicant: 삼성전자주식회사
Inventor： 박태서
IPC: H01L21/76
Abstract: 넓은 비활성영역 및 좁은 비활성영역의 분리절연막을 각각 국부적 산화(Local Oxidation of Silicon : LOCOS)방법 및 트렌치 분리방법에 의해 형성하는 반도체 장치 및 그 소자분리 방법에 관하여 개시한다. 본 발명은 반도체 기판상에 셀 배열부와 주변회로부를 갖는 반도체 장치에 있어서, 상기 주변회로부의 비활성영역은 국부적 산화방법에 의해 형성된 제1분리절연막으로 구성되고, 상기 셀 배열부의 비활성영역은 트렌치 분리방법에 의해 형성된 제2분리절연막으로 구성된 소자분리영역을 갖는 것을 특징으로 한다. 또한, 본 발명은 소자분리영역을 각각 국부적 산화방법 및 트렌치 분리방법을 통해 형성하고 CMP를 실시하므로써 트렌치의 폭이 수 ㎜정도로 커지더라도 넓은 트렌치 영역의 가운데가 접시모양으로 파이는 디싱(dishing)현상이 발생되지 않으며, 이에따라 안정한 소자분리특성을 얻을 수 있고 구조적인 단차를 유발하는 문제점을 해결할 수 있다.
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