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公开(公告)号：KR100252056B1
公开(公告)日：2000-05-01
申请号：KR1019970074973
申请日：1997-12-27
Applicant: 삼성전자주식회사
Inventor： 배용철
IPC: G11C11/408
CPC classification number: G11C8/10
Abstract: PURPOSE: An address decoder of a semiconductor memory device is provided to reduce the duration between the application of address from an external memory controller to the enable of the decoder, thereby improving the access time. CONSTITUTION: The address decoder of the semiconductor memory device includes an address latch(32), a predecoder(34) and a main decoder(36). The address latch receives the address signal and generates an effective address with response to an internal clock and an active command. The predecoder predecodes the effective address from the row address latch to output the predecoded address. The main decoder(36) is allocated for each bank and receives the predecoded address to perform main decoding so as to drive the word line with a higher voltage. The predecoder is set to be enabled before the effective row address is generated at the address latch. The effective row address is reset when the decoded address is generated.
Abstract translation: 目的：提供半导体存储器件的地址解码器，以减少从外部存储器控制器施加地址到解码器的使能之间的持续时间，从而改善访问时间。 构成：半导体存储器件的地址解码器包括地址锁存器（32），预解码器（34）和主译码器（36）。 地址锁存器接收地址信号，并产生响应于内部时钟和活动命令的有效地址。 预解码器对来自行地址锁存器的有效地址进行预解码，以输出预解码地址。 主解码器（36）被分配给每个存储体并且接收预解码地址以进行主解码，以便以更高的电压驱动字线。 在地址锁存器产生有效行地址之前，将预解码器设置为使能。 生成解码的地址时，复位有效的行地址。
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公开(公告)号：KR1019990057714A
公开(公告)日：1999-07-15
申请号：KR1019970077786
申请日：1997-12-30
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 다수개의 메모리 어레이 뱅크(Memory Array Bank)들, 다수개의 액티브(active)용 어레이 전압 발생기들, 대기용 어레이 전압 발생기 및 다수개의 스위칭 수단들을 구비하는 반도체 메모리 장치가 개시된다. 다수개의 메모리 어레이 뱅크들에는 외부로부터 입력되는 정보가 저장된다. 액티브용 어레이 전압 발생기들은 상기 메모리 어레이 뱅크들에 각각 연결되며 각각 상기 메모리 어레이 뱅크들을 활성화시키는 메모리 어레이 뱅크 인에이블 신호들에 응답하여 소정의 액티브 전압을 발생한다. 대기용 어레이 전압 발생기는 소정의 대기 전압을 발생하여 상기 메모리 어레이 뱅크들을 동작 대기 상태로 유지시킨다. 스위칭 수단들은 상기 메모리 어레이 뱅크들과 상기 대기용 어레이 전압 발생기 사이에 각각 연결되며 각각 상기 메모리 어레이 뱅크 인에이블 신호에 응답하여 상기 대기용 어레이 전압 발생기의 출력이 활성화되는 메모리 어레이 뱅크로 공급되는 것을 차단한다. 상기 본 발명에 따르면, 반도체 메모리 장치의 전력 소모가 감소된다.
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公开(公告)号：KR1019990010744A
公开(公告)日：1999-02-18
申请号：KR1019970033619
申请日：1997-07-18
Applicant: 삼성전자주식회사
IPC: G11C11/24
Abstract: 본 발명은 비대칭 누설전류 특성을 갖는 메모리셀 커패시터의 기준전압 인가방법에 관한 것이다. 본 발명에 따른 기준전압 인가방법은, 데이터가 인가되는 제1전극과 기준전압이 인가되는 제2전극을 구비하고, 상기 제1 및 제2전극 양단의 인가전압의 방향에 따라 누설전류 특성이 다른 유전체로 구성되는 메모리셀 커패시터의 기준전압 인가방법에 있어서, 상기 제1전극에 인가되는 상기 데이터의 논리하이 값보다 작고 상기 논리하이 값의 0.6배보다 큰 범위에서 상기 기준전압을 인가하거나, 상기 제1전극에 인가되는 상기 데이터의 논리로우 값보다 크고 상기 논리하이 값의 0.4배보다 작은 범위에서 상기 기준전압을 인가하는 것을 특징으로 한다. 따라서 본 발명에 따른 메모리셀 커패시터의 기준전압 인가방법을 사용하면, 비대칭 누설전류 특성을 갖는 메모리셀 커패시터에서 절연체의 누설전류 특성을 보상할 수 있는 장점이 있다.
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公开(公告)号：KR1019970067351A
公开(公告)日：1997-10-13
申请号：KR1019960005497
申请日：1996-03-02
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
전류소모가 억제되며 안정된 동작을 수행하기 위한 내부 승압전압 발생회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
전류소모가 억제되며 안정된 동작을 수행하기 위한 내부 승압전압 발생회로를 제공함에 있다.
3. 발명의 해결방법의 요지
전류소모가 억제되며 메모리 장치내에 승압된 전원을 안정되게 제공하기 위한 메인 펌프와 감지회로 및 클램프회로를 포함하는 내부 승압전압 발생회로에 있어서, 외부 명령어와 어드레스에 의해 제어되어 뱅크 액티브 신호 및 뱅크 프리차아지 신호를 각기 출력하기 위한 제1수단과, 상기 뱅크 액티브 신호 및 뱅크 프리차아지 신호를 입력으로 하여 조합한 제1,2구동신호를 출력하기 위한 제1,2입력버퍼와, 상기 제1입력버퍼에 의하여 조합된 상기 제1구동신호에 반응하여 승압된 전원을 상기 메모리 내에 출력하기 위한 액티브 킥커와, 상기 제2입력버퍼에 의하여 조합된 상기 제2구동신호에 반응하여 승압된 전원을 상기 메모리 내에 출력하기 위한 프리차아지 킥커로 이루어지는 것을 요지로 한다.
4. 발명의 중요한 용도
전류소모가 억제되며 안정된 동작을 수행하기 위한 내부 승압전압 발생회로에 적합하다.-
公开(公告)号：KR1019970051450A
公开(公告)日：1997-07-29
申请号：KR1019950067014
申请日：1995-12-29
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 본 발명은 반도체 메모리장치의 리던던시 셀 배치방법에 관한 것으로, 특히 리던던시 퓨즈박스를 효과적으로 배치하기 위한 리던던시 셀 배치방법에 관한 것이다. 본 발명은 다수개의 메모리 셀 어레이로 구성된 반도체 메모리장치의 리던던시 셀 배치방법에 있어서, 상기 각 메모리 셀 어레이에 로우 리던던시 셀을 제어하는 리던던시 워드라인이 적어도 하나씩 위치하며, 서로 이웃한느 상기 메모리 셀 어레이의 상기 리던던시 워드라인이 적어도 하나씩 위치하며, 서로 이웃하는 상기 메모리 셀 어레이의 상기 리던던시 워드라인의 갯수가 서로 다르고, 상기 각 리던던시 워드라인에 인접하여 리던던시 퓨즈박스가 배치된 구조를 갖는다. 또한 본 발명의 개념을 컬럼 리던던시에도 적용이 가능하다. 따라서 본 발명은 각 메모리 셀 어레이당 하나의 스페어 워드라인(SWL)이 위치하는 경우에 비해 리던던시의 갯수가 반만큼 증하가며, 또한 퓨즈층의 증가없이 기종의 퓨즈층의 크기를 유지할 수 있는 장점이 있다. 이로 인해 퓨즈박스의 증가로 인한 배치의 부담없이 리던던시를 증가시킬 수 있게 된다.
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Patent Agency Ranking
公开(公告)号：KR1019970029788A
公开(公告)日：1997-06-26
申请号：KR1019950040556
申请日：1995-11-09
Applicant: 삼성전자주식회사
IPC: G11C11/401 , G11C5/14
Abstract: 본 발명은 반도체장치의 내부전원공급장치에 관한 것으로서, 반도체칩의 외부에서 공급되는 어드레스신호(RA1-RAn)를 입력하여 메모리뱅크 활성화신호(BANKE1, BANKE2)를 출력하는 뱅크선택부(20)와 상기 메모리뱅크활성화신호에 응답하여서 선택적으로 활성화되는 복수의 메모리뱅크(31,32)를 구비한 메모리뱅크부(30)를 포함하는 반도체메모리장치의 내부전원공급장치의 구성은, 상기 메모리뱅크활성화신호와 내부전압변환기인에이블신호(PAIVCE)에 응답하여서 상기 활성화된 메모리뱅크에 대응하는 내부전압을 출력하는 전원공급수단(40)을 포함한다. 상술한 본 발명에 따른 내부전원공급장치에 의하면, 하나의 메모리뱅크에 적합한 내부전압을 발생하는 내부전원변환기가 복수의 메모리뱅크에 각각 대응하여 설치되어 있고 그리고 활성화된 메모리뱅크에 대응하는 내부전원변환기만이 작동되게 하여서 그 내부전원변환기에서 발생하는 전류소모를 효과적으로 줄일 수 있다.
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公开(公告)号：KR102229942B1
公开(公告)日：2021-03-22
申请号：KR1020140086188
申请日：2014-07-09
Applicant: 삼성전자주식회사
Abstract: 멀티채널반도체장치가개시된다. 그러한멀티채널반도체장치는제1 칩으로서기능하기위해제1 채널을가지는제1 다이와제2 칩으로서기능하기위해상기제1 채널과는독립적인제2 채널을가지며, 저장용량및 사이즈가상기제1 다이와동일한제2 다이를구비한다. 상기제1 다이와상기제2 다이간에는서로상대되는칩들로상기제1,2 다이들의내부동작을제어하기위한정보를전달하기위한내부인터페이스가동일패키지내에서배치된다. 본발명에따르면내부인터페이스를통해카운터파트다이로정보가전달된다. 따라서, 제조수율이개선된다.
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公开(公告)号：KR1020170056952A
公开(公告)日：2017-05-24
申请号：KR1020150160456
申请日：2015-11-16
Applicant: 삼성전자주식회사
IPC: G11C11/4096 , G11C11/4074 , G11C7/10 , G11C7/22
CPC classification number: G11C7/1057 , G11C7/1066 , G11C7/1072 , G11C7/222 , G11C11/4076 , G11C11/4093
Abstract: 본발명에따른메모리장치에있어서, 복수의데이터신호에대한멀티플렉싱동작을수행하는데이터출력회로를포함하고, 상기데이터출력회로는, 제 1 전원전압을이용하여생성된복수의내부클록신호들을수신하고, 상기제 1 전원전압보다전압레벨이높은제 2 전원전압을이용하여상기복수의내부클록신호들을부스팅함으로써복수의부스팅클록신호들을생성하는클록부스팅버퍼부및 상기부스팅클록신호들에동기하여상기복수의데이터신호를멀티플렉싱(Multiplexing)하여출력하는데이터출력부를포함한다.
Abstract translation: 根据本发明的存储装置包括用于对多个数据信号执行多路复用操作的数据输出电路，并且数据输出电路接收使用第一电源电压生成的多个内部时钟信号 时钟升压缓冲器单元，用于使用具有比第一电源电压高的电压电平的第二电源电压升压多个内部时钟信号以产生多个升压时钟信号， 以及用于输出多路复用数据信号的数据输出单元。
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公开(公告)号：KR1020160050194A
公开(公告)日：2016-05-11
申请号：KR1020140147698
申请日：2014-10-28
Applicant: 삼성전자주식회사
IPC: G11C11/409 , H03K19/0175
CPC classification number: G11C7/1087 , G11C7/1084 , H03K5/1565
Abstract: 차동입력신호들간의정전류흐름을방지하는반도체장치가개시된다. 그러한반도체장치는, 차동입력신호들중의제1 신호를버퍼링하는제1 입력부와, 상기차동입력신호들중의제2 신호를버퍼링하는제2 입력부와, 상기제1 입력부의제1 리피팅노드와상기제2 입력부의제2 리피팅노드사이에연결되어상기제1,2 신호들의듀티변화를방지하는래치를포함한다. 또한, 반도체장치는, 상기차동입력신호들의프리앰블이수신되기이전의타임구간에서, 상기제1,2 리피팅노드들에나타나는상기제1,2 신호들의상태에근거하여상기래치의동작을선택적으로스위칭하는래치컨트롤러를포함한다.
Abstract translation: 公开了一种用于防止差分信号之间的直流电流路径的半导体器件。 半导体器件包括缓冲差分输入信号中的第一信号的第一输入部分，缓冲差分输入信号中的第二信号的第二输入部分和连接在第一输入部分的第一重复节点和 第二输入部分的第二重复点，并且防止第一和第二信号的占空比变化。 此外，半导体器件包括一个锁存器控制器，该锁存器控制器在差分输入信号的前导码之前的时间范围内，基于表示第一和第二重复节点的第一和第二信号的状态来选择性地切换锁存器的操作 被收到。 因此，可以防止差分信号之间的直流电流的流动。
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公开(公告)号：KR1020140055120A
公开(公告)日：2014-05-09
申请号：KR1020120121492
申请日：2012-10-30
Applicant: 삼성전자주식회사
IPC: G11C7/10
CPC classification number: G11C7/1048 , G11C2207/105 , G11C2207/2254 , H03K19/0005
Abstract: Disclosed is a semiconductor memory device including an on-die termination circuit which is enabled or disabled in response to a clock enable signal. The on-die termination circuit includes a termination resistor which is enabled or disabled in response to a clock enable signal. Accordingly, the semiconductor memory device has a low power consumption.
Abstract translation: 公开了一种包括片上终端电路的半导体存储器件，该片上终端电路响应于时钟使能信号被使能或禁止。 片上终端电路包括响应于时钟使能信号使能或禁止的终端电阻。 因此，半导体存储器件具有低功耗。
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