公开(公告)号：KR1020140103625A

公开(公告)日：2014-08-27

申请号：KR1020130017252

申请日：2013-02-19

Applicant: 삼성전자주식회사

Inventor： 신동학 ,  박용상 ,  변영용 ,  정인철

IPC: G11C7/06 ,  G11C7/12

CPC classification number: G11C7/065 ,  G11C7/08 ,  G11C7/12 ,  G11C7/18 ,  G11C11/4076 ,  G11C11/4091 ,  G11C11/4094 ,  G11C11/4097 ,  G11C11/4099

Abstract: A semiconductor memory device includes N cell arrays and (N+1) sense amplification columns which are arranged between the cell arrays and on right and left edges thereof, wherein N is a natural number of 2 or more. Each of the (N+1) sense amplification columns includes a plurality of sense amplification circuits. Each of the sense amplification circuits includes a first inverter which is connected between a first bit line and a second bit line in a forward direction and is adjacent to a cell and a second inverter which is connected between the first bit line and the second bit line in a backward direction and is adjacent to the first inverter, wherein the first inverter previously deploys the second bit line to form a voltage difference between the first bit line and the second bit line to be larger than a cell distribution voltage in response to a cell charge distributed in the first bit line by being activated in response to a pre-sense signal. The second inverter senses and amplifies the voltage difference between the first bit line and the second bit line in response to a main sense signal. Therefore, malfunction in sensing is removed by always maximizing the voltage difference due to the charge distribution of a bit line pair regardless of the load balance of the bit line pair while removing an edge cell array or a balance capacitor.

Abstract translation: 半导体存储器件包括N个单元阵列和布置在单元阵列之间及其左右边缘上的（N + 1）个感测放大列，其中N是2或更大的自然数。 每个（N + 1）个感测放大列包括多个感测放大电路。 每个读出放大电路包括第一反相器，其连接在第一位线和第二位线之间，并且与第一位线和第二位线相连，并且与第一反相器相邻;第二反相器，连接在第一位线和第二位线之间 并且与第一反相器相邻，其中，第一反相器预先部署第二位线，以形成响应于单元的第一位线和第二位线之间的电压差大于单元分布电压 通过响应于预感信号被激活而分配在第一位线中的电荷。 第二反相器响应于主感测信号而感测和放大第一位线和第二位线之间的电压差。 因此，无论位线对的负载平衡如何，同时去除边缘单元阵列或平衡电容器，总是使由于位线对的电荷分布引起的电压差最大化，来消除感测故障。

公开(公告)号：KR1020110099988A

公开(公告)日：2011-09-09

申请号：KR1020100019035

申请日：2010-03-03

Applicant: 삼성전자주식회사

Inventor： 김정열 ,  장수봉 ,  장성진 ,  곽진석 ,  신동학

IPC: G11C7/06 ,  G11C7/08 ,  G11C7/12 ,  G11C5/14

CPC classification number: G11C7/06 ,  G11C7/12 ,  G11C7/18 ,  G11C8/14 ,  G11C2207/002

Abstract: 본 발명은 비트라인 센스 앰프의 센싱 효율을 향상시키는 반도체 메모리 장치에 대하여 개시된다. 반도체 메모리 장치는, 복수개의 워드라인들과 복수개의 비트라인들의 교차점에 연결되는 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이 블락, 복수개의 비트라인들 중 반의 비트라인들과 각각 연결되고 비트라인과 상보 비트라인 사이의 전압 레벨을 감지 증폭하는 센스 앰프, 그리고 메모리 셀 어레이 블락의 반의 비트라인들과 연결되고 더미 부하 신호에 응답하여 메모리 셀 어레이 블락의 부하와 더미 블락의 부하를 서로 다르게 제어하는 더미 블락을 포함한다.

公开(公告)号：KR1020100058892A

公开(公告)日：2010-06-04

申请号：KR1020080117474

申请日：2008-11-25

Applicant: 삼성전자주식회사

Inventor： 윤현철 ,  장성진 ,  신동학 ,  김수환 ,  권혁준 ,  오종민

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: G11C11/4091 ,  G11C7/065 ,  G11C7/12 ,  G11C11/4094 ,  G11C2207/005

Abstract: PURPOSE: A semiconductor memory device with only bit line on memory cell is provided to only require one N-type sensing amplifier for sensing a bit line by accepting data stored in a memory cell only through a bit line. CONSTITUTION: A first memory cell is formed within a first memory cell array block. A second memory cell is formed within a second memory cell array block. A bit line(BL) is connected to a first memory cell(MC1) through a first separation transistor. The bit line is connected to a second memory cell(MC2) through a second isolating transistor.

Abstract translation: 目的：仅存储器单元上的位线的半导体存储器件仅需要一个N型检测放大器，用于仅通过位线接受存储在存储器单元中的数据来感测位线。 构成：在第一存储单元阵列块内形成第一存储单元。 在第二存储单元阵列块内形成第二存储单元。 位线（BL）通过第一分离晶体管连接到第一存储单元（MC1）。 位线通过第二隔离晶体管连接到第二存储单元（MC2）。

公开(公告)号：KR100801059B1

公开(公告)日：2008-02-04

申请号：KR1020060073103

申请日：2006-08-02

Applicant: 삼성전자주식회사

Inventor： 최종현 ,  이규찬 ,  임성민 ,  신동학

IPC: G11C5/14

CPC classification number: H03K19/018521 ,  G11C11/4074 ,  G11C11/4076 ,  G11C11/4087 ,  H03K19/0016 ,  H03K19/00315

Abstract: A driver circuit of a semiconductor memory device for decreasing a leakage current is provided to reduce the intensity of a GIDL current in a standby mode, by decreasing the level of a voltage supplied in the standby mode to be lower than the level of a voltage supplied in an active mode. According to a driver circuit of a semiconductor memory device, a first driver circuit generates a first driving signal based on a first row address signal in response to a mode control signal. A second driver circuit includes a first transistor having a first port receiving the first driving signal and a second port, and generates a second driving signal on the basis of the first driving signal and a second row address signal. The first driver circuit drives the first driving signal with a first power supply voltage or a second power supply voltage in a first mode, and drives the first driving signal with a third power supply voltage in a second mode. The third power supply voltage is lower than the first power supply voltage and is higher than the second power supply voltage.

Abstract translation: 提供用于减小漏电流的半导体存储器件的驱动器电路，通过将待机模式中提供的电压的电平降低到低于提供的电压的电平来降低待机模式下的GIDL电流的强度 处于活动模式。 根据半导体存储器件的驱动电路，第一驱动电路响应于模式控制信号，基于第一行地址信号产生第一驱动信号。 第二驱动电路包括具有接收第一驱动信号的第一端口和第二端口的第一晶体管，并且基于第一驱动信号和第二行地址信号产生第二驱动信号。 第一驱动电路以第一模式以第一电源电压或第二电源电压驱动第一驱动信号，并以第二模式以第三电源电压驱动第一驱动信号。 第三电源电压低于第一电源电压并且高于第二电源电压。

公开(公告)号：KR100652366B1

公开(公告)日：2006-11-30

申请号：KR1020000080702

申请日：2000-12-22

Applicant: 삼성전자주식회사

Inventor： 신동학 ,  경계현 ,  김병주

IPC: G11C8/08

Abstract: 워드라인 전압의 레벨 감소를 효과적으로 방지하며, 워드라인 구동전압의 오버슈트를 감소시키기 위한 Vpp 파워라인을 라우팅한 반도체 메모리장치가 개시된다. 상기 반도체 메모리장치는 SWD, 메모리 어레이, 다수개의 워드라인 인에이블 드라이버 및 승압전압 발생기를 구비한다. 상기 SWD는 승압전압 및 워드라인 인에이블신호(NWEi)에 응답하여 메모리 셀의 워드라인을 구동하며, 상기 메모리 어레이는 다수개의 상기 SWD를 구비한다. 다수개의 워드라인인에이블 드라이버들은 상기 워드라인 인에이블신호를 발생시키며, 승압전압 발생기는 메탈라인을 통하여 상기 SWD들 및 상기 워드라인인에이블 드라이버들로 상기 승압전압을 공급한다. 상기 메탈라인은 상기 승압전압 발생기로부터 상기 워드라인인에이블 드라이버들로 연결되는 제 1메탈라인 및 상기 메모리 어레이의 외부 및 상기 메모리 어레이 내에 소정의 간격을 두고 설치되고 상기 승압전압 발생기로부터 상기 SWD들로 연결되는 제 2메탈라인을 구비하며, 상기 제 1메탈라인과 상기 제 2 메탈라인은 서로 직접 연결되지 않는 것을 특징으로 한다. 상기 승압전압 발생기는 Vpp 액티브 키커이고, 상기 워드라인 인에이블신호는 상기 승압전압과 실질적으로 동일한 레벨을 갖는 것을 바람직하다.

公开(公告)号：KR100615097B1

公开(公告)日：2006-08-22

申请号：KR1020040097179

申请日：2004-11-24

Applicant: 삼성전자주식회사

Inventor： 신동학

IPC: G11C11/4074 ,  G11C5/14 ,  G11C11/4097

CPC classification number: G11C11/417 ,  G11C5/145

Abstract: 본 발명은 반도체 메모리 장치를 공개한다. 이 회로는 제1메모리 셀 어레이 블록들과 제2메모리 셀 어레이 블록들로 이루어진 복수개의 메모리 셀 어레이 블록들을 구비하고, 상기 제1메모리 셀 어레이 블록들의 선택시에 활성화되는 워드 라인의 개수가 상기 제2메모리 셀 어레이 블록들의 선택시에 활성화되는 워드 라인의 개수보다 많은 메모리 셀 어레이와, 엑티브 모드시에 활성화되어 출력단자에 전원전압보다 높은 승압전압을 전송하는 제1승압전압 발생부와, 엑티브 모드시에 출력단자의 승압전압의 레벨을 감지하여 승압전압을 펌핑하는 제1승압전압 발생기와 제1 및 제2메모리 셀 어레이 블록들이 선택되면 활성화되어 승압전압을 펌핑하는 제2승압전압 발생기를 구비하는 제2승압전압 발생부로 구성되어 있다. 따라서, 상기 반도체 메모리 장치는 선택된 메모리 셀 어레이 블록의 위치에 상관없이 상기 승압전압의 레벨을 일정하게 유지할 수 있어 승압전압의 감소로 인한 소자의 수명 단축이나 특성 저하를 방지할 수 있다.

公开(公告)号：KR100598039B1

公开(公告)日：2006-07-07

申请号：KR1020040042987

申请日：2004-06-11

Applicant: 삼성전자주식회사

Inventor： 김광현 ,  신동학

IPC: G05F3/02

Abstract: 온도 변화에 영향을 받지 않는 반도체 장치의 바이어스 전원 제공장치가 제공된다. 온도에 영향을 받지 않는 반도체 장치의 바이어스 전원 제공장치는 제1 온도 영역에서 온도 증가에 비례하는 제1 전류와 온도 증가에 반비례하는 제2 전류를 제공하는 제1 바이어스 전류 제공부, 제1 온도 영역보다 높은 제2 온도 영역에서 온도 증가에 비례하는 제3 전류와 온도증가에 반비례하는 제4 전류를 제공하는 제2 바이어스 전류 제공부 및 제2 전류와 제3 전류를 비교하여 그 중 큰 값을 입력한 바이어스 전류 제공부를 활성화시키는 비교부를 포함한다.
바이어스 전원 제공장치, 온도, 밴드갭

公开(公告)号：KR100564033B1

公开(公告)日：2006-03-23

申请号：KR1020030088109

申请日：2003-12-05

Applicant: 삼성전자주식회사

Inventor： 이승훈 ,  신동학

IPC: G11C29/00

CPC classification number: G11C29/1201 ,  G11C8/16 ,  G11C29/48

Abstract: 입출력 단자들은 어드레스 입력단자들, 데이터 입출력 단자들 및 1개의 버퍼 선택 입력단자를 포함한다. 입출력 버퍼들은 상기 데이터 입출력단자들에 각기 연결되어 있다. 메모리 코어는 상기 입출력 버퍼들과 복수의 입출력 라인들을 통하여 연결되어 있다. 상기 포트 버퍼 어드레스 발생부는 테스트모드에서 상기 버퍼 선택 입력단자를 통하여 제공된 직렬 펄스열을 가지는 기대 신호를 이용하여 각 펄스에 대응하는 병렬 버퍼 선택 신호들을 발생시키고, 상기 병렬 버퍼 선택 신호들을 상기 복수의 입출력 버퍼들에 인가하여 대응하는 하나의 입출력 버퍼를 선택한다. 1개의 핀/패드를 통하여 버퍼가 선택되므로, 핀의 효율이 증대된다.
버퍼, 코어부, 테스트, 핀

公开(公告)号：KR100546345B1

公开(公告)日：2006-01-26

申请号：KR1020030050346

申请日：2003-07-22

Applicant: 삼성전자주식회사

Inventor： 신동학

IPC: G11C7/10

Abstract: 기입 데이터 패턴을 다양화할 수 있고 독출시 효율적으로 데이터를 출력할 수 있는 데이터 입출력 회로를 구비하는 반도체 메모리장치 및 이의 데이터 입출력 방법이 개시된다. 상기 반도체 메모리장치는, 메모리셀 어레이, 상기 메모리셀 어레이에 또는 상기 메모리셀 어레이로부터의 데이터를 전달하는 복수개의 데이터 입출력라인들, 및 각각의 데이터 입출력핀에 연결되는 복수개의 데이터 입출력 회로들을 구비하고, 특히 테스트 모드가 인에이블되면 상기 복수개의 모든 데이터 입출력라인들이 상기 복수개의 데이터 입출력 회로들중 하나에 연결되고 이 하나의 데이터 입출력 회로에 연결된 데이터 입출력핀을 통해 직렬로 데이터가 입출력되는 것을 특징으로 한다.

公开(公告)号：KR1020010026383A

公开(公告)日：2001-04-06

申请号：KR1019990037673

申请日：1999-09-06

Applicant: 삼성전자주식회사

Inventor： 신동학 ,  김형동

IPC: G11C29/00

Abstract: PURPOSE: A semiconductor device having a frequency multiplier is provided for a high speed semiconductor device to test operation characteristic in a normal and high speed system although a system clock of a testing equipment is lower than an operating frequency of the high speed semiconductor device. CONSTITUTION: The semiconductor device provides a clock signal selecting portion(14) including a frequency multiplier and a selecting portion. The clock signal selecting portion multiplies testing clock signals of a low frequency transmitted through N channels from the outside if the high speed semiconductor device(12) is in a testing mode in response to a test mode selecting signal and then outputs the multiplied testing clock signals. Also, the clock signal selecting portion outputs a system clock signal having the same frequency as the operating frequency transmitted from the outside if the high speed semiconductor device is not in a testing mode. The frequency multiplier accepts the testing clock signal and then multiplies to the operating frequency. The selecting portion selectively outputs one of the multiplied testing clock signal and the system clock signal in response to the test mode selecting signal.

Abstract translation: 目的：尽管测试设备的系统时钟低于高速半导体器件的工作频率，但是为高速半导体器件提供了具有倍频器的半导体器件，以测试正常和高速系统中的操作特性。 构成：半导体器件提供包括倍频器和选择部分的时钟信号选择部分（14）。 如果高速半导体器件（12）响应于测试模式选择信号处于测试模式，则时钟信号选择部分将来自外部的通过N个通道的低频的测试时钟信号相乘，然后输出相乘的测试时钟信号 。 此外，如果高速半导体器件不处于测试模式，则时钟信号选择部分输出具有与从外部传输的工作频率相同频率的系统时钟信号。 倍频器接受测试时钟信号，然后乘以工作频率。 选择部分响应于测试模式选择信号选择性地输出相乘的测试时钟信号和系统时钟信号中的一个。