公开(公告)号：KR1020060131125A

公开(公告)日：2006-12-20

申请号：KR1020050051334

申请日：2005-06-15

Applicant: 삼성전자주식회사

Inventor： 이기성 ,  이재형 ,  김홍근

IPC: H01L21/20

CPC classification number: C23C16/45525 ,  C23C16/45565 ,  C23C16/45574

Abstract: A gas supply nozzle for an atomic layer deposition process and a gas supply method using the same are provided to prevent a back flow effect of second reaction gas by supplying the first and second reaction gases through different gas nozzles. A first nozzle(306a) is used for a first flow process of a first reaction gas. The first nozzle has a two-stage structure. An upper part of the first nozzle is narrower than a lower part of the first nozzle. A second nozzle(306b) is used for a second flow process of a second reaction gas. The amount of the second reaction gas is larger than the amount of the first reaction gas. The second nozzle is used for surrounding the upper part of the first nozzle narrower than the lower part of the first nozzle.

Abstract translation: 提供了用于原子层沉积工艺的气体供应喷嘴和使用其的气体供应方法，以通过将第一和第二反应气体通过不同的气体喷嘴供应来防止第二反应气体的回流效应。 第一喷嘴（306a）用于第一反应气体的第一流动过程。 第一喷嘴具有两级结构。 第一喷嘴的上部比第一喷嘴的下部窄。 第二喷嘴（306b）用于第二反应气体的第二流动过程。 第二反应气体的量比第一反应气体的量大。 第二喷嘴用于围绕比第一喷嘴的下部窄的第一喷嘴的上部。

公开(公告)号：KR1020060071024A

公开(公告)日：2006-06-26

申请号：KR1020040109915

申请日：2004-12-21

Applicant: 삼성전자주식회사

Inventor： 이상권 ,  정배현 ,  조능호 ,  이재형

IPC: G02F1/136

CPC classification number: H01L29/41733 ,  G02F1/13458 ,  G02F1/1368 ,  H01L27/124 ,  H01L27/1288 ,  H01L29/78696

Abstract: 신뢰성이 향상된 박막 트랜지스터, 이의 제조 방법 및 이를 갖는 표시장치가 개시된다. 박막 트랜지스터는 제1 도전 라인, 반도체 패턴, 제2 도전 라인 및 제3 도전 라인을 포함한다. 제1 도전 라인은 기판 상에 배치되며 제1 반도체 패턴부 및 제2 반도체 패턴부는 각각 채널 패턴부로부터 연장된다. 제2 도전 라인은 제1 반도체 패턴부 및 채널 패턴부의 일부에 형성되며, 제1 반도체 패턴부의 제1 폭과 실질적으로 동일한 제2 폭을 갖는다. 박막 트랜지스터의 제조 방법은 반도체 패턴의 형성 전에 포토레지스트 패턴을 부분적으로 제거하는 단계를 포함한다. 표시장치는 박막트랜지스터를 갖는 제1 표시기판, 제2 표시기판 및 액정층을 포함한다. 따라서, 박막 트랜지스터의 신뢰성이 향상되고, 표시장치의 화질이 향상된다.
표시장치, 박막 트랜지스터, 반도체 패턴, 도전 라인, 식각, 폭

公开(公告)号：KR1020060069026A

公开(公告)日：2006-06-21

申请号：KR1020040108016

申请日：2004-12-17

Applicant: 삼성전자주식회사

Inventor： 이재형

IPC: G11C11/4063 ,  G11C11/4076 ,  G11C11/40

Abstract: 본 발명은 반도체 메모리 장치의 커맨드 입력장치에 관한 것이다. 본 발명에 따른 반도체 메모리 장치의 커맨드 입력장치는 복수개의 플립플롭들과 커맨드 디코더를 포함한다. 상기 복수개의 플립플롭들은 복수개의 외부 커맨드 신호들을 각각 입력받는다. 상기 복수개의 플립플롭들 각각은 내부 클럭의 제 1 천이에 동기되어 제 1 신호를 발생하고 상기 제 1 천이보다 늦은 제 2 천이에 동기되어 제 2 신호를 발생한다. 상기 커맨드 디코더는 상기 복수개의 플립플롭들에서 발생된 제 1 및 제 2 신호에 응답하여 내부 커맨드 신호를 출력한다. 여기에서 상기 제 1 신호들의 조합은 무효한 내부 커맨드 신호가 발생되는 것을 방지하는 것을 특징으로 한다. 본 발명에 의하면, 무효한 내부 커맨드 신호의 발생을 방지하기 위해 내부 클럭을 지연시키기 않아도 되기 때문에 반도체 메모리 장치의 동작 속도를 빠르게 할 수 있다.

公开(公告)号：KR100585113B1

公开(公告)日：2006-06-01

申请号：KR1020030084196

申请日：2003-11-25

Applicant: 삼성전자주식회사

Inventor： 이재형 ,  김규현

IPC: G11C5/14

Abstract: 레벨 다운 회로를 포함하는 인터페이스 회로가 개시된다. 본 발명의 인터페이스 회로는 제1 전원에 의해 구동되는 제1 전원 회로와 제2 전원에 의해 구동되는 제2 전원 회로 사이에, 제1 전원 전압 레벨의 제1 전원 회로의 출력을 제2 전원 전압 레벨로 변환시키는 레벨 다운 회로를 포함한다. 레벨 다운 회로는 제1 전원에 의해 구동되고 제1 전원 회로의 출력를 입력하는 제1 회로부와, 제2 전원에 의해 구동되고 제1 회로부의 출력을 입력하는 제2 회로부와, 제2 전원에 의해 구동되고 제1 전원 회로의 출력를 입력하는 제3 회로부와, 그리고 제2 전원에 의해 구동되고 제3 회로부의 출력을 입력하고 그 출력이 제2 회로부의 출력과 연결되는 제4 회로부를 포함한다. 따라서, 본 발명의 인터페이스 회로는 서로 다른 전압으로 동작되는 2개 회로부 사이에 레벨 다운 회로를 두어 스큐없이 밸런스된 출력 신호를 전송한다.
인터페이스 회로, 레벨 다운 회로, 신호 스큐

公开(公告)号：KR1020050011650A

公开(公告)日：2005-01-29

申请号：KR1020030084196

申请日：2003-11-25

Applicant: 삼성전자주식회사

Inventor： 이재형 ,  김규현

IPC: G11C5/14

CPC classification number: H03K19/018521 ,  H03K3/356104 ,  H03K3/356113 ,  H03K19/00323

Abstract: PURPOSE: An interface circuit including a level down circuit is provided to transmit a balanced output signal without skew by placing the level down circuit between two circuit units operated with different voltages each other. CONSTITUTION: The first circuit unit(222) is driven by the first power supply, and receives an input signal fully swing with a ground voltage level and the first power supply voltage level. The second circuit unit(224) is driven by the second power supply, and receives an output of the first circuit unit. The third circuit unit(226) is driven by the second power supply, and receives the input signal. And the fourth circuit unit(228) is driven by the second power supply, and receives an output of the third circuit unit, which is connected to the output of the second circuit unit.

Abstract translation: 目的：提供包括电平降低电路的接口电路，通过将电平降低电路放置在以不同电压彼此操作的两个电路单元之间来发送平衡的输出信号而不发生偏斜。 构成：第一电路单元（222）由第一电源驱动，并以接地电压电平和第一电源电压电平接收完全摆动的输入信号。 第二电路单元（224）由第二电源驱动，并接收第一电路单元的输出。 第三电路单元（226）由第二电源驱动，并接收输入信号。 并且第四电路单元（228）由第二电源驱动，并且接收连接到第二电路单元的输出的第三电路单元的输出。

公开(公告)号：KR100360408B1

公开(公告)日：2002-11-13

申请号：KR1020000054430

申请日：2000-09-16

Applicant: 삼성전자주식회사

Inventor： 이재형 ,  이동양

IPC: G11C11/4096

Abstract: 메모리 시스템에서 서로 다른 구조를 갖는 메모리 모듈들이 혼용될 수 있게 하는 싱크로너스 디램 및 이를 구비하는 메모리 시스템이 제공된다. 상기 싱크로너스 디램은, 기입동작시 입력 데이터를 마스킹하기 위한 데이터 마스킹 신호를 수신하는 데이터 마스킹 핀을 구비하고, 독출동작시에는 상기 데이터 마스킹 핀을 통해 데이터 스트로브 신호와 동일한 신호를 출력한다. 상기 싱크로너스 디램은, 상기 데이터 마스킹 핀을 통해 수신되는 상기 데이터 마스킹 신호를 버퍼링하여 내부회로로 출력하는 데이터 마스킹 신호 입력버퍼, 및 내부에서 발생되는 내부 데이터 스트로브 신호를 버퍼링하여 상기 데이터 마스킹 핀으로 출력하는 보조 데이터 스트로브 신호 출력버퍼를 더 구비한다. 또한 상기 싱크로너스 디램은, 외부에서 제어 가능한 모드 레지스터를 더 구비하고, 상기 보조 데이터 스트로브 신호 출력버퍼는 상기 모드 레지스터의 출력신호에 의해 제어된다.

公开(公告)号：KR100206704B1

公开(公告)日：1999-07-01

申请号：KR1019960036482

申请日：1996-08-29

Applicant: 삼성전자주식회사

Inventor： 이재형

IPC: H01L27/108

Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로, 본 발명의 목적은 고집적화를 달성하면서도 전류소모를 억제할 수 있는 반도체 메모리 장치의 어레이 구성방법을 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 행과 열의 매트릭스 형태로 구성된 다수개의 메모리 셀들을 가지는 복수개의 서브 어레이들과, 이 서브 어레이들을 포함하는 다수개의 뱅크들을 구비하는 반도체 메모리 장치의 어레이 구성방법은 상기 뱅크들 중 적어도 하나이상의 제1뱅크들 및 나머지 제2뱅크들이 가지는 각각의 상기 서브 어레이의 갯수를 다르게 구성하는 것을 특징으로 한다.

公开(公告)号：KR1019990002475A

公开(公告)日：1999-01-15

申请号：KR1019970026091

申请日：1997-06-20

Applicant: 삼성전자주식회사

Inventor： 이재형

IPC: H01L21/02

Abstract: 본 발명은 반도체 제조 장치에 관한 것으로, 구체적으로는 웨이퍼 전체에 걸쳐 균일한 두께의 막을 증착할 수 있는 반도체 제조 장치의 챔버에 관한 것이다. 본 발명에 의한 반도체 제조 장치의 챔버는, 내부 튜브와 외부 튜브를 구비하며, 내부 튜브의 횡단면이 웨이퍼의 형상과 동일하게 되어 있다.

公开(公告)号：KR100142403B1

公开(公告)日：1998-07-15

申请号：KR1019940035330

申请日：1994-12-20

Applicant: 삼성전자주식회사

Inventor： 이재형 ,  석용식

IPC: G11C11/407

CPC classification number: G11C5/145 ,  G11C11/4074

Abstract: [청구범위에 기재된 발명이 속한 기술분야]
반도체 메모리장치의 승압전원 발생
[발명이 해결하려고 하는 기술적 과제]
액티브주기에서 승압전원의 레벨을 항상 목표전압 레벨로 유지함.
[발명의 해결 방법의 요지]
반도체 메모리장치의 엑티브 전원승압회로에서, 액티브주기신호를 입력하는 수단과, 상기 액티브주기신호 입력시 활성화되어 목표전압의 기준레벨이 설정되며, 입력되는 승압전원의 레벨을 검출하여 상기 목표전압의 레벨보다 낮을 시 활성화되는 발진주기제어신호를 발생하는 수단과, 상기 발진주기제어신호 수신시 활성화되어 발진되는 승압제어신호를 발생하는 수단과, 상기 승압제어신호를 입력하여 승압전원을 발생하는 수단을 구비하여 액티브주기의 승압전원을 항상 안정된 상태로 유지함.
[발명의 중요한 용도]
반도체 메모리장치에서 액티브 주기에서 안정된 승압전원을 공급

公开(公告)号：KR1019980020272A

公开(公告)日：1998-06-25

申请号：KR1019960038705

申请日：1996-09-06

Applicant: 삼성전자주식회사

Inventor： 조성규 ,  이재형

IPC: G11C5/14

Abstract: 본 발명은 서브 워드라인 구동회로와 그의 출력을 입력으로 하는 메인 워드라인 구동회로를 가지고 칩의 소모 전력을 감소하기 위한 반도체 메모리 장치의 워드라인 구동회로에 관한 것으로, 디코더로 부터의 블럭선택신호와 디코딩된 로우어드레스 신호에 응답하여 인가되는 외부전원전압에 따라 논리조합되어 제 1전원라인과 제 2전원라인으로 소비전력을 최소화하기 위하여 상기 외부전원전압을 제공하기 위한 서브 워드라인 구동회로와, 상기 제 1전원라인 또는 제 2전원라인과 접속되어 상기 외부전원전압을 입력으로 하고, 인가되는 승압전원전압 또는 외부전원전압에 따라 논리조합되어 각각의 셀어레이블럭의 워드라인과 접속된 서브 워드라인 드라이버 일측 및 타측에 논리조합된 상기 승압전원전압 또는 외부전원전압을 제공하여 워드라인� �� 저장 커패시터를 구동하고 비트라인으로 풀데이타를 출력하기 위한 메인 워드라인 구동회로를 포함한다.