公开(公告)号：KR100647468B1

公开(公告)日：2006-11-23

申请号：KR1020050105330

申请日：2005-11-04

Applicant: 삼성전자주식회사

Inventor： 김종규 ,  박종철 ,  임장빈 ,  권상동 ,  김기정 ,  최성길

IPC: H01L21/28 ,  H01L21/8242 ,  H01L27/108

Abstract: A metal line structure of a semiconductor device and a manufacturing method thereof are provided to decrease resistance of the metal line structure itself and to restrain the generation of connection failure by preventing the damage of a metal silicide pattern using a protection pattern. A metal line structure of a semiconductor device includes a first contact plug(104) on a substrate(100), a second contact plug(120) for contacting electrically the first contact plug, a protection pattern, and an interlayer dielectric structure. The protection pattern(110) encloses simultaneously an upper sidewall of the first contact plug and a sidewall of the second contact plug in order to prevent chemicals from penetrating into an interface between the first and second contact plugs. The interlayer dielectric structure is used for enclosing the first contact plug, the second contact plug and the protection pattern.

Abstract translation: 提供了半导体器件的金属线结构及其制造方法，以降低金属线结构本身的电阻并且通过使用保护图案防止金属硅化物图案的损坏来限制连接失败的产生。 半导体器件的金属线结构包括在衬底（100）上的第一接触插塞（104），用于电接触第一接触插塞的第二接触插塞（120），保护图案和层间电介质结构。 保护图案（110）同时包围第一接触插塞的上侧壁和第二接触插塞的侧壁，以防止化学物质渗入第一和第二接触插塞之间的界面。 层间介电结构用以包覆第一接触插塞，第二接触插塞及保护图案。

公开(公告)号：KR100568443B1

公开(公告)日：2006-04-07

申请号：KR1020030037274

申请日：2003-06-10

Applicant: 삼성전자주식회사

Inventor： 김동현 ,  임장빈

IPC: H01L21/28

Abstract: 게이트 배선들의 제조방법을 제공한다. 상기 방법은 디자인 룰이 축소된 반도체 장치에 있어서 반도체 기판에 트렌치 홀(Trench Holes)들의 형성으로 생기는 첨점들의 제거 및 불순물 이온 주입공정에서 게이트 배선들의 마스킹(Masking)으로 발생하는 새도우 현상(Shadow Effect)을 방지하기 위한 것이다. 이를 달성하기 위해서, 상기 방법은 반도체 기판에 소자 분리막으로 고립된 활성영역들을 형성하고, 상기 활성영역들 상의 소정영역들 노출하는 위치 설절막 패턴들을 형성한다. 이때에, 상기 위치 설정막 패턴들 사이는 활성영역 상에서 레트로 트랜치들(Retro-Trenches)을 형성하며, 상기 레트로 트랜치들은 게이트 배선들로 채워진다. 상기 게이트 배선들은 레트로 트랜치들에 중첩되도록 형성함과 동시에 활성영역을 가로지르는 방향으로 형성한다. 마지막으로, 상기 게이트 배선들을 마스크로해서 불순물 이온주입 공정을 통하여 위치 설정막 패턴들에 불순물 이온 영역들을 형성한다. 상기 게이트 배선들 사이의 간격은 불순물 이온들이 반도체 기판에 충분히 주입될 수 있도록 하는 크기이다. 이를 통해서, 상기 방법은 반도체 기판에 첨점들을 형성하지 않으며 불순물 이온주입 공정중에 발생하는 새도우 현상(Shadow Effect)을 방지하여 반도체 장치의 전기적인 특성을 향상시킬 수 있다.
위치 설정막 패턴들, 레트로 트랜치들, 활성영역들, 게이트 배선들, 불순물 이온 영역들.

公开(公告)号：KR1020040106079A

公开(公告)日：2004-12-17

申请号：KR1020030037274

申请日：2003-06-10

Applicant: 삼성전자주식회사

Inventor： 김동현 ,  임장빈

IPC: H01L21/28

Abstract: PURPOSE: A method of fabricating gate lines is provided to exclude generation of cusps on a semiconductor substrate and prevent a shadow effect due to impurity ions by using retro-trenches. CONSTITUTION: An active region(200) is defined on a semiconductor substrate(100) having an isolation layer. A plurality of position setup layer patterns(230) are formed on the active region. Retro-trenches(240) are formed between the position setup layer patterns in order to expose a predetermined region on the active region. Gate patterns(270) are formed on the position setup layer patterns. The gate patterns are used for filling up the retro-trenches and are formed across the active regions. Impurity ion regions(290) are overlapped on edges of the gate lines.

Abstract translation: 目的：提供一种制造栅极线的方法，以排除半导体衬底上的尖端的产生，并通过使用反向沟槽防止由杂质离子引起的阴影效应。 构成：在具有隔离层的半导体衬底（100）上限定有源区（200）。 在活动区域​​上形成多个位置设定层图案（230）。 在位置设置层图案之间形成后退沟槽（240），以暴露活动区域上的预定区域。 栅极图案（270）形成在位置设置层图案上。 栅极图案用于填充反向沟槽并跨越有源区域形成。 杂质离子区域（290）重叠在栅极线的边缘上。

公开(公告)号：KR100114318B1

公开(公告)日：1997-04-16

申请号：KR1019930024621

申请日：1993-11-18

Applicant: 삼성전자주식회사

Inventor： 임장빈 ,  홍정인

IPC: H01L21/312

公开(公告)号：KR100102175B1

公开(公告)日：1996-07-16

申请号：KR1019920011025

申请日：1992-06-24

Applicant: 삼성전자주식회사

Inventor： 홍정인 ,  임장빈

IPC: H01L27/108

公开(公告)号：KR1019950015639A

公开(公告)日：1995-06-17

申请号：KR1019930024621

申请日：1993-11-18

Applicant: 삼성전자주식회사

Inventor： 임장빈 ,  홍정인

IPC: H01L21/312

Abstract: 본 발명은 반도체 장치의 제조 방법에 관한 것이다. 평탄하지 않은 표면을 갖는 소정 반도체 기판의 상부에는 스핀-온-글라스층을 형성시킨다. 스핀-온-글라스층은 엣치-백되며, 그에 의하여 그 표면상에는 불필요한 폴리머층이 형성된다. 이러한 폴리머층은, O
2 /CHF
3 를 이용하여 제거하게 된다. 구체적으로 상기 스핀-온-글라스층을 형성하기에 앞서 상기 기판의 상부에 절연층을 증착시킬 수 있으며, 상기 폴리머를 제거한 후 결과물의 표면상에 평탄화 절연층을 형성시킬 수 있다. 특히, 상기 폴리머를 제거하는 공정은 CHF
3 /CHF
3 +O
2 의 가스 비율이 0~0.8 범위이고, 가스의 총유량이 50~200sccm이며, 압력이 30~80mT이고, RF 파워가 200~1500W인 이온-반응-엣칭형 엣처(RIE TYPE ETCHER)에서 수행되며, 상기 스핀-온-글라스층은 O-Si-CH
3 결합을 갖는 유기물로 구성된다.
이 방법은 보다 철저하게 폴리머를 제거함으로써 스핀-온-글라스층의 상부에 형성되는 평탄화 절연층의 막질이 들뜨게 되는 현상을 방지하게 되며, 그에 의하여 소자의 신뢰도 및 생산수율을 증대시키는 잇점이 있다.

公开(公告)号：KR100078344B1

公开(公告)日：1994-10-18

申请号：KR1019910010685

申请日：1991-06-26

Applicant: 삼성전자주식회사

Inventor： 정준 ,  홍종서 ,  임장빈

IPC: H01L21/306

公开(公告)号：KR100867635B1

公开(公告)日：2008-11-10

申请号：KR1020070009505

申请日：2007-01-30

Applicant: 삼성전자주식회사

Inventor： 이치훈 ,  박종철 ,  이태우 ,  강태우 ,  임장빈

IPC: H01L21/336

CPC classification number: H01L21/3083 ,  H01L29/4236 ,  H01L29/42376 ,  H01L29/66553 ,  H01L29/66621

Abstract: 완만한 곡률을 갖는 리세스 구조의 형성 방법 및 이를 이용한 반도체 장치의 제조 방법이 개시된다. 하드 마스크가 형성된 기판에 제1 예비 리세스 게이트를 형성하고, 하드 마스크를 이용하여 제1 예비 리세스의 측벽 상에 스페이서를 형성한다. 하드 마스크 및 스페이서를 이용하여 제1 예비 리세스로부터 제2 예비 리세스를 형성한 후, 스페이서를 이용하여 제1 예비 리세스로부터 확장된 하부를 갖는 리세스 구조를 형성한다. 상부와 하부 사이의 곡률이 완만한 리세스 구조물 상에 게이트 절연막과 리세스 게이트 구조물을 형성하여 개선된 특성을 갖는 반도체 장치를 제공할 수 있다.

公开(公告)号：KR1020080071361A

公开(公告)日：2008-08-04

申请号：KR1020070009505

申请日：2007-01-30

Applicant: 삼성전자주식회사

Inventor： 이치훈 ,  박종철 ,  이태우 ,  강태우 ,  임장빈

IPC: H01L21/336

CPC classification number: H01L21/3083 ,  H01L29/4236 ,  H01L29/42376 ,  H01L29/66553 ,  H01L29/66621

Abstract: A method for forming a recess structure and a method for manufacturing a semiconductor device having a recessed gate structure are provided to improve an electrical characteristic and reliability by forming a smooth curve between an upper part and a lower part of the recess structure. A hard mask is formed on a substrate(10). A first preliminary recess is formed on a substrate by using the hard mask as an etch mask. A spacer is formed on a sidewall of the first preliminary recess. A second preliminary recess is formed from the first preliminary recess by using the spacer as an etch mask. A recess structure(40) having an extended lower part is formed from the second preliminary recess by using the spacer as an etch mask. A pad oxide layer pattern is formed between the substrate and the hard mask.

Abstract translation: 提供一种用于形成凹陷结构的方法和用于制造具有凹陷栅极结构的半导体器件的方法，以通过在凹部结构的上部和下部之间形成平滑的曲线来改善电气特性和可靠性。 在基板（10）上形成硬掩模。 通过使用硬掩模作为蚀刻掩模，在基板上形成第一预备凹槽。 间隔件形成在第一预备凹部的侧壁上。 通过使用间隔物作为蚀刻掩模，由第一预备凹部形成第二预备凹槽。 通过使用间隔件作为蚀刻掩模，由第二预备凹部形成具有延伸的下部的凹部结构（40）。 在衬底和硬掩模之间形成衬垫氧化物层图案。

公开(公告)号：KR1020070112496A

公开(公告)日：2007-11-27

申请号：KR1020060045458

申请日：2006-05-22

Applicant: 삼성전자주식회사

Inventor： 강태우 ,  임장빈

IPC: H01L21/02 ,  H01L21/20

Abstract: A gas injector and a wafer processing apparatus having the same are provided to supply a process gas to a semiconductor wafer uniformly by spraying the process gas from side and lower surfaces of a second gas injection unit. A gas injector includes a first gas injection unit(110), plural second gas injection units(120), and plural gas lines(130). The first gas injection unit includes first holes(112) on overall side and lower surfaces and sprays process gas on a wafer. The second gas injection units are arranged to be apart from each other by a constant distance in a side direction of the first injection unit and include second holes(122) on half of the side and lower surfaces toward the first injection unit. The gas lines are connected to the first and second gas injection units, respectively and supply the process gas.

Abstract translation: 提供一种气体注入器和具有该气体注入器的晶片处理装置，以通过从第二气体注入单元的侧表面和下表面喷射处理气体来均匀地向半导体晶片提供处理气体。 气体喷射器包括第一气体注入单元（110），多个第二气体注入单元（120）和多个气体管线（130）。 第一气体注入单元包括在整个侧面和下表面上的第一孔（112），并且在晶片上喷射处理气体。 第二气体注入单元被布置成在第一注射单元的侧面方向上彼此隔开一定距离，并且包括朝向第一注射单元的一半侧面和下表面上的第二孔（122）。 气体管线分别连接到第一和第二气体注入单元并且供应处理气体。