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公开(公告)号：KR100487547B1
公开(公告)日：2005-05-03
申请号：KR1020020055292
申请日：2002-09-12
Applicant: 삼성전자주식회사
IPC: H01L21/8247
CPC classification number: H01L27/11521 , H01L27/115
Abstract: 비휘발성 메모리 장치의 제조 방법을 제공한다. 이 방법은 반도체기판 상에 하부 도전막을 형성하고, 그 결과물 상에 차례로 적층된 하부 희생막 패턴 및 상부 희생막 패턴을 형성한 후, 상부 및 하부 희생막 패턴의 측벽에 마스크 스페이서를 형성하는 단계를 포함한다. 이때, 상부 및 하부 희생막 패턴은 하부 도전막을 노출시키는 개구부를 갖는다. 또한, 상부 희생막 패턴은 하부 희생막 패턴에 대해 식각 선택성을 갖는 물질, 바람직하게는 실리콘 산화막으로 형성한다. 이때, 상부 희생막 패턴은 저온 화학 기상 증착의 방법으로 형성하는 것이 바람직하다. 그 결과, 열적 부담없이 마스크 스페이서의 높이를 증가시킬 수 있기 때문에, 워드 라인과 소오스 라인 사이의 쇼트를 예방할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020040023857A
公开(公告)日：2004-03-20
申请号：KR1020020055292
申请日：2002-09-12
Applicant: 삼성전자주식회사
IPC: H01L21/8247
CPC classification number: H01L27/11521 , H01L27/115
Abstract: PURPOSE: A method for fabricating a non-volatile memory(NVM) device is provided to minimize thermal budget generated when a lower sacrificial layer is thickly formed, by forming an upper sacrificial layer made of a material like a silicon oxide layer having etch selectivity on the lower sacrificial layer. CONSTITUTION: A lower conductive layer is formed on a semiconductor substrate(100). A lower sacrificial layer pattern(135) having an opening exposing the lower conductive layer and an upper sacrificial layer pattern(145) are formed on the substrate including the lower conductive layer. A mask spacer(170) is formed on the sidewall of the upper and lower sacrificial layer patterns. The exposed lower conductive layer is etched by using the mask spacer and the upper sacrificial layer pattern as an etch mask so as to form a lower conductive layer pattern exposing the substrate. A plug conductive layer is formed to cover the front surface of the substrate including the lower conductive layer pattern. The plug conductive layer is planarization-etched until the lower sacrificial layer pattern is exposed, so that a source plug which fills a gap region between the mask spacers and is connected to the substrate is formed.
Abstract translation: 目的：提供一种用于制造非易失性存储器（NVM）器件的方法，用于通过形成由诸如具有蚀刻选择性的氧化硅层的材料制成的上牺牲层来最小化当下牺牲层厚度形成时产生的热预算 下牺牲层。 构成：在半导体衬底（100）上形成下导电层。 在包括下导电层的基板上形成具有暴露下导电层的开口的下牺牲层图案（135）和上牺牲层图案（145）。 掩模间隔物（170）形成在上和下牺牲层图案的侧壁上。 通过使用掩模间隔物和上牺牲层图案作为蚀刻掩模来蚀刻暴露的下导电层，以形成露出衬底的下导电层图案。 形成插塞导电层以覆盖包括下导电层图案的基板的前表面。 插塞导电层被平坦化蚀刻，直到下部牺牲层图案露出，从而形成填充掩模间隔物之间的间隙区域并与衬底连接的源极插塞。
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公开(公告)号：KR100170512B1
公开(公告)日：1999-03-30
申请号：KR1019950067541
申请日：1995-12-29
Applicant: 삼성전자주식회사
IPC: H01L21/304
Abstract: 본 발명은 다층막 구조에서 습식식각을 이용한 패턴 형성시 웨이퍼의 에지부분에서 발생하는 결점을 제거할 수 있는 반도체 장치의 제조 방법에 관한 것으로, 제1하부막, 제2하부막, 산화막, 그리고 폴리실리콘막이 순차적으로 형성되어 있는 반도체기판을 라운드형 클램프를 사용하여 고정시키는 공정과; 상기 반도체기판상에 포토레지스트 패턴을 형성하는 공정과; 상기 포토레지스트 패턴을 마스크로 사용하여 상기 폴리실리콘막을 식각하는 공정과; 상기 포토레지스트 패턴을 마스크로 사용하여 상기 산화막을 식각하는 공정을 포함한다. 이러한 방법에 의해서, 상기 폴리실리콘막을 플라즈마 방식으로 식각하는 공정에서 상기 반도체기판의 에지부분의 폴리실리콘막이 식각되는 것을 방지할 수 있고, 아울러 산화막을 식각하는 후속 공정에서 상기 반도체기판의 에지부분 및 측면부에서 결점이 발생되어 상기 반도체기판내로 비산되는 문제점을 해결할 수 있다.
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公开(公告)号：KR1019980065778A
公开(公告)日：1998-10-15
申请号：KR1019970000906
申请日：1997-01-14
Applicant: 삼성전자주식회사
IPC: H01L21/30
Abstract: 본 발명에 의한 반도체 소자 제조방법은, 반도체 기판 상의 소자격리영역에 필드산화막을 성장시키는 공정과, 상기 필드산화막 상의 소정 부분에 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 포함한 기판 전면에 층간절연막을 형성하는 공정과, 상기 층간절연막 상에 국부연결(LI)용 장벽금속막을 형성하는 공정 및, 상기 장벽금속막의 소정 부분을 BCl
3 , Cl
2 로 이루어진 혼합개스를 이용하여 식각처리하여 장벽금속막 패턴을 형성하는 공정으로 이루어져, 1) 과식각이나 식각부족에 의해 발생되는 액티브 피팅이나 장벽금속막의 스트링거 발생을 제거할 수 있게 되고, 2) 식각 선택비가 높은 식각액을 사용하여 식각공정을 진행할 경우 발생되는 LI용 장벽금속막 패턴의 측면 프로파일(profile) 불량을 방지할 수 있게 되며, 3) 층간절연막으로 HTO 단� ��막을 사용하므로 콘택 홀의 프로파일 특성을 개선할 수 있을 뿐 아니라 종횡비를 줄일 수 있게 되어 이후 콘택 배선시 소자의 신뢰성을 향상시킬 수 있게 된다. -
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