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公开(公告)号：KR100257865B1
公开(公告)日：2000-06-01
申请号：KR1019970045860
申请日：1997-09-04
Applicant: 삼성전자주식회사
IPC: G06F12/00
CPC classification number: G11C7/1078 , G11C7/1051
Abstract: PURPOSE: A synchronous memory equipped with a data input/output control circuit is provided to internally synchronize to an external clock according to changeable burst length and burst mode by controlling a data input/output buffer circuit. CONSTITUTION: A data input/output control circuit(100) is composed of the second pulse generation section(170) and the first driving section(180) for controlling the control circuit(100), and the third pulse generation section(190) and the second driving section(200) for controlling a data input buffer(120). The second pulse generation section(170) receives a read activation signal and a pulse signal. The first driving section(180) generates a driving signal for driving a data output buffer(110). The third pulse generation section(190) reads a write activation signal. The second driving section(200) outputs a driving signal for driving a data input buffer(120).
Abstract translation: 目的：提供配备数据输入/输出控制电路的同步存储器，通过控制数据输入/输出缓冲电路，根据可变突发长度和突发模式内部与外部时钟同步。 构成：数据输入/输出控制电路（100）由用于控制控制电路（100）的第二脉冲产生部分（170）和第一驱动部分（180）以及第三脉冲产生部分（190）和 用于控制数据输入缓冲器的第二驱动部分（200）。 第二脉冲产生部分（170）接收读取激活信号和脉冲信号。 第一驱动部分（180）产生用于驱动数据输出缓冲器（110）的驱动信号。 第三脉冲产生部分（190）读取写入激活信号。 第二驱动部（200）输出用于驱动数据输入缓冲器（120）的驱动信号。
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公开(公告)号：KR1019990047951A
公开(公告)日：1999-07-05
申请号：KR1019970066529
申请日：1997-12-06
Applicant: 삼성전자주식회사
IPC: G11C11/413
Abstract: 본 발명의 스태틱 랜덤 액세스 메모리 장치는 정보를 저장하기 위한 적어도 하나의 메모리 셀과; 상기 메모리 셀에 연결되는 한 쌍의 비트 라인들과; 상기 한쌍의 비트 라인들에 연결되며, 상기 비트 라인들을 통해서 전달되는 데이터쌍을 감지 증폭하기 위한 제 1 감지 증폭 회로와; 제 1 데이터 라인쌍을 통해서 상기 제 1 감지 증폭 회로에 연결되며, 상기 제 1 감지 증폭 회로에 의해서 감지 증폭된 데이터쌍을 2차로 감지 증폭하기 위한 제 2 감지 증폭 회로와; 제 2 데이터 라인 쌍과 대응하는 제 3 데이터 라인 쌍과 연결시키기 위한 스위치 회로와; 상기 스위치 회로를 통해서 상기 제 2 데이터 라인쌍로부터 상기 제 3 데이터 라인쌍으로 전달된 데이터쌍을 3차로 감지 증폭하기 위한 제 3 감지 증폭 회로와; 제 4 데이터 라인쌍을 통해서 상기 제 3 감지 증폭 회로에 연결되며, 상기 제 3 감지 증폭 회로에 의해서 감지 증폭된 데이터쌍을 래치한 후 다음 단으로 전달하기 위한 다이나믹-스태틱 변환 회로와; 상기 제 1 및 제 2 데이터 라인쌍들의 전위에 따라서 자동적으로 상기 제 1 및 제 2 데이터 라인쌍들을 프리 챠아지 및 등화시키기 위한 제 1 리셋 신호를 발생하는 제 1 리셋 회로 및; 상기 제 3 및 제 4 데이터 라인쌍의 전위에 따라서 자동적으로 상기 제 3 데이터 라인쌍을 프리 챠아지 및 등화시키기 위한 제 2 리셋 신호를 발생하는 제 2 리셋 회로를 포함한다.
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公开(公告)号：KR1019990038261A
公开(公告)日：1999-06-05
申请号：KR1019970057921
申请日：1997-11-04
Applicant: 삼성전자주식회사
IPC: H01L27/085
Abstract: 본 발명에 따른 집적 회로는 적어도 2 개의 직렬로 연결된 다이나믹 회로들과 상기 다이나믹 회로들 사이에 연결된 스태틱 회로를 구비한다. 이로써, 상기 다이나믹 회로들 중 전단 출력이 노이즈 (예컨대, 전원 노이즈 또는 인접한 신호 라인에 의한 커플링)에 의해서 가변되어 다음 단의 다이나믹 회로의 입력에 영향을 미치는 경우, 본 발명에 따른 스태틱 회로에 의해서 방지될 수 있다.
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公开(公告)号：KR1019990004543A
公开(公告)日：1999-01-15
申请号：KR1019970028668
申请日：1997-06-28
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 오토 셀프-리셋동작을 위한 레지스터를 가지는 반도체 메모리 장치용 다이나믹 로직회로는 수신되는 어드레스 입력을 다이나믹 로직 형태의 디코딩 신호로 출력하는 어드레스 디코더로서 사용될 수있다. 그러한 로직 회로는, 입력신호를 게이트로 수신하는 제1도전형 트랜지스터와; 상기 제1도전형 트랜지스터의 드레인에 출력노드로서의 드레인이 연결되고 리셋신호를 게이트로 수신하며 상기 제1도전형 트랜지스터와 함께 인버터를 구성하는 제2도전형 트랜지스터와; 상기 제1도전형 트랜지스터의 소오스에 드레인이 연결되고 상기 리셋신호를 게이트로 수신하는 세트동작용 트랜지스터와; 상기 출력노드에 세트단이 연결되고 상기 입력신호를 리셋단으로 받아 셀프리셋동작을 위한 래치신호를 상기 입력신호의 펄스폭의 크기에 의존함이 없이 생성하는 레지스터와; 상기 레지스터의 래치신호를 소정시간 지연하여 상기 리셋신호를 생성하고 이를 상기 제2도전형 트랜지스터의 게이트 및 상기 세트동작용 트랜지스터의 게이트에 제공하는 지연부를 포함한다.
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公开(公告)号：KR1020160085453A
公开(公告)日：2016-07-18
申请号：KR1020150002476
申请日：2015-01-08
Applicant: 삼성전자주식회사
CPC classification number: H05K3/46 , C23C14/0015 , C23C14/0042 , C23C14/0641 , C23C14/08 , C23C14/205 , C23C14/34 , C23C14/352 , C23C28/322 , C23C28/34 , C23C28/345 , H04M1/0283 , H05K3/0041 , H05K2203/085 , H05K2203/095 , B32B15/043 , B32B37/24 , B32B38/0008 , B32B2307/4026 , B32B2457/00 , C23C14/3471 , C23C28/00
Abstract: 본발명은제품의표면에다층박막을증착시키는기술에관한발명이다. 본발명의일 실시예에따른다층박막은, 비전도성물질을포함하고, 대상체에결합되는제1층, 금속성물질을포함하고, 제1층에결합되는제2층및 비전도성물질을포함하고, 제2층에결합되는제3층을포함한다.
Abstract translation: 本发明涉及在产品表面上沉积多层薄膜的技术。 根据本发明的实施例，多层薄膜包括：具有非导电材料的第一层，并且耦合到物体; 第二层，具有金属材料，并且耦合到第一层; 以及具有非导电材料并且耦合到第二层的第三层。
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Patent Agency Ranking
公开(公告)号：KR1020160041401A
公开(公告)日：2016-04-18
申请号：KR1020140135167
申请日：2014-10-07
Applicant: 삼성전자주식회사
IPC: G06F15/16 , G06F3/0354 , G06F3/046
CPC classification number: H04L65/403 , G06F3/03545 , G06F3/038 , G06F3/0414 , G06F3/0416 , G06F3/046 , G06F3/0481 , G06F3/0484 , G06F3/04883 , G06F17/24 , G06F2203/0383 , G09B5/00 , G09B11/00 , G09B11/02 , H04L51/04 , H04L65/601
Abstract: 전자회의시스템및 이의제어방법, 그리고디지털펜이제공된다. 본전자회의시스템은잉크를이용하여필기정보를입력하는제1 필기부및 터치센싱을이용하여필기정보를입력하는제2 필기부를포함하는디지털펜, 제1 필기부를이용하여종이에필기정보를입력하는동안제2 필기부를통해디지털펜의터치지점을감지하는감지부, 감지부에의해감지된터치지점을이용하여필기정보를생성하는제어부및 생성된필기정보를외부로전송하는통신부를포함한다.
Abstract translation: 提供电子会议系统，其控制方法和数字笔。 电子会议系统包括：数字笔，其包括分别通过使用墨水和触摸感测来输入写入信息的第一和第二写入单元; 感测单元，通过第二写入单元感测数字笔的触摸点，同时通过使用第一写入单元在一张纸上输入写入信息; 控制单元，被配置为使用感测单元感测到的触摸点来产生写入信息; 以及将生成的写入信息发送到外部的通信单元。 本发明提供了允许多个用户使用感测到的写入信息来执行会议的电子会议系统。
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公开(公告)号：KR1020150051250A
公开(公告)日：2015-05-12
申请号：KR1020130131918
申请日：2013-11-01
Applicant: 삼성전자주식회사
CPC classification number: C08J7/045 , C08J2300/00 , C08J2427/18 , C23C14/0015 , C23C14/025 , C23C14/568 , Y10T428/13 , Y10T428/1352
Abstract: 본발명은투명한외관을형성하는하우징의내면에다층박막을형성하여깊은금속성을구현하도록하는다층박막제조방법및 하우징내면에금속성이구현된전자제품에관한발명이다. 일실시예에따른다층박막제조장치를이용한다층박막제조방법은, 외면및 내면을포함하는하우징의내면을플라즈마처리를하여개질하는공정과, 내면에적어도하나의경도강화층을증착하는공정과, 경도강화층에색상층을증착하는공정을포함한다.
Abstract translation: 本发明涉及通过在具有透明外观的外壳的内表面上形成多层薄膜而实现深度金属性的多层薄膜的制造方法以及在外壳的内表面上实现金属性的电子产品 。 通过使用本发明的实施方式的多层薄膜的制造方法制造多层薄膜的方法包括以下步骤：对包括外表面和内表面的壳体的内表面进行等离子体处理以重新构成 壳体的内表面; 在内表面上沉积至少一个硬度增强层; 以及在所述硬度增强层上沉积着色层。
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公开(公告)号：KR1020100010298A
公开(公告)日：2010-02-01
申请号：KR1020080071215
申请日：2008-07-22
Applicant: 삼성전자주식회사
IPC: G01C21/36 , G08G1/0969
CPC classification number: G01C21/3626 , G08G1/0969
Abstract: PURPOSE: A method and a device for guiding a path are provided to minimize an operation cost and an operation time by supplying real-time section traffic information to a user. CONSTITUTION: It is determined whether a junction exists within a first critical distance from a current position(S410). If the junction exists within the first critical distance, the existence of a preset situation to inform a user after the junction is determined(S420). Before passing through the junction, the information about the preset situation is outputted(S430). The preset situation includes the existence of the junction within a second critical distance from the junction. The information about the distance from the junction to the point with the preset situation is outputted. The first map data and a moving object corresponding to the current position are controlled to display the second map data corresponding to the position after passing the junction.
Abstract translation: 目的：提供用于引导路径的方法和装置，以通过向用户提供实时段交通信息来最小化操作成本和操作时间。 构成：确定在距当前位置的第一临界距离内是否存在结（S410）。 如果结点存在于第一临界距离内，则在确定结点之后存在用于通知用户的预设情况（S420）。 在通过结点之前，输出关于预设情况的信息（S430）。 预设情况包括在距离接头的第二临界距离内存在接合点。 输出从结点到具有预设情况的点的距离信息。 控制与当前位置相对应的第一地图数据和移动物体，以显示对应于通过结点之后的位置的第二地图数据。
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公开(公告)号：KR100477328B1
公开(公告)日：2005-07-18
申请号：KR1019970028668
申请日：1997-06-28
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 오토 셀프-리셋동작을 위한 레지스터를 가지는 반도체 메모리 장치용 다이나믹 로직 회로는 수신되는 어드레스 입력을 다이나믹 로직 형태의 디코딩 회로로 출력하는 어드레스 디코더로서 사용될 수 있다. 그러한 로직 회로는, 입력신호를 게이트로 수신하는 제1도전형 트랜지스터와; 상기 제1도전형 트랜지스터의 드레인에 출력노드로서의 드레인이 연결되고 리셋신호를 게이트로 수신하며 상기 제1도전형 트랜지스터와 함께 인버터를 구성하는 제2도전형 트랜지스터와; 상기 제1도전형 트랜지스터의 소오스에 드레인이 연결되고 상기 리셋신호를 게이트로 수신하는 세트동작용 트랜지스터와; 상기 출력노드에 세트단이 연결되고 상기 입력신호를 리셋단으로 받아 셀프리셋동작을 위한 래치신호를 상기 입력신호의 펄스폭의 크기에 의존함이 없이 생성하는 레지스터와; 상기 레지스터의 래치신호를 소정시간 지연하여 상기 리셋신호를 생성하고 이를 상기 제2도전형 트랜지스터의 게이트 및 상기 세트동작용 트랜지스터의 게이트에 제공하는 지연부를 포함한다.
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公开(公告)号：KR100391149B1
公开(公告)日：2003-07-16
申请号：KR1020000066018
申请日：2000-11-08
Applicant: 삼성전자주식회사
IPC: G11C11/406
CPC classification number: G11C11/40615 , G11C11/406
Abstract: A semiconductor memory device and method for its operation are disclosed. The memory device uses refresh-type memory cells, but operates within the same timing parameters as a SRAM. A refreshing operation and a successful read/write operation can both be performed in a read/write cycle, with zero write recovery time. But if the read/write cycle goes long, multiple refreshing operations can also be performed during the read/write cycle. Thus the device operates with no maximum write cycle time limitation. In the disclosed method, an external write command causes the device to store the write address and data to registers instead of to the memory cell array. When the external write command signals that data is present, zero write recovery time is needed, since the registers require no address setup time. Because the memory cell array is not involved in this transaction, refresh operations can proceed as needed during the external write command, no matter how long the external write takes to complete. At a convenient time after the end of the external write command (e.g., during the next external write command), a short pulsed write operation transfers the data to the memory cell array.
Abstract translation: 公开了一种半导体存储器件及其操作方法。 存储器件使用刷新型存储器单元，但是在与SRAM相同的时序参数下工作。 刷新操作和成功的读/写操作都可以在读取/写入周期中执行，且写入恢复时间为零。 但是如果读/写周期变长，则在读/写周期期间也可以执行多个刷新操作。 因此器件在没有最大写周期时间限制的情况下工作。 在所公开的方法中，外部写入命令使装置将写入地址和数据存储到寄存器而不是存储器单元阵列。 当外部写入命令发出数据时，需要零写恢复时间，因为寄存器不需要地址建立时间。 由于存储器单元阵列未涉及此事务，因此无论外部写入需要多长时间完成，刷新操作都可以在外部写入命令期间根据需要继续进行。 在外部写入命令结束之后的适当时间（例如，在下一个外部写入命令期间），短脉冲写入操作将数据传送到存储器单元阵列。
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