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公开(公告)号：KR1020050069303A
公开(公告)日：2005-07-05
申请号：KR1020030101270
申请日：2003-12-31
Applicant: 삼성전자주식회사
IPC: G06F12/00
Abstract: 본 발명은 불휘발성 메모리 카드에 관한 것이다.
본 발명은 불휘발성 메모리와; 상기 불휘발성 메모리를 제어하는 컨트롤러;를 포함하여 구성되는 불휘발성 메모리카드에 있어서, 상기 컨트롤러는 외부에서 공급되는 제 1 전압에서 동작하고, 상기 제 1전압을 이용하여 제 2전압을 발생하는 전압조절회로를 포함하며, 상기 불휘발성 메모리는 상기 제 2전압에서 동작하는 불휘발성 메모리 카드를 제공한다.
본 발명은 서로 다른 동작전압을 갖는 호스트들에 사용할 수 있는 불휘발성 메모리 카드를 제공한다.-
22.发明公开
公开(公告)号：KR1020050007817A
公开(公告)日：2005-01-21
申请号：KR1020030047417
申请日：2003-07-11
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C16/0425
Abstract: PURPOSE: A memory device provided with programmed memory cells and memory cells capable of programming and erasing is provided to reduce the overall program storage time by storing the verified basic operation program on the first group memory and storing the amended or additional operational program on the second group, respectively. CONSTITUTION: A memory device(100) provided with programmed memory cells and memory cells capable of programming and erasing includes a first group of memory array block and a second group of memory array block. The plurality of programmed memory cells among the memory cells are arranged in the first group of memory array block. And, the programmable and erasable memory cells among the memory cells are arranged in the second group of memory array block.
Abstract translation: 目的：提供具有编程的存储器单元和能够编程和擦除的存储器单元的存储器件，用于通过将已验证的基本操作程序存储在第一组存储器上并将修改或附加的操作程序存储在第二组存储器上来减少整个程序存储时间 组。 构成：设置有编程存储器单元的存储器件（100）和能够编程和擦除的存储器单元包括第一组存储器阵列块和第二组存储器阵列块。 存储器单元中的多个编程存储器单元被布置在第一组存储器阵列块中。 并且，存储器单元中的可编程和可擦除存储单元被布置在第二组存储器阵列块中。
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公开(公告)号：KR100270956B1
公开(公告)日：2000-11-01
申请号：KR1019980015974
申请日：1998-05-04
Applicant: 삼성전자주식회사
IPC: H01L27/085
CPC classification number: H01L21/823462 , H01L21/823481
Abstract: PURPOSE: A semiconductor device having an open drain input/output terminal is provided to prevent breakdown in an insulating characteristic of a gate insulating film and degradation in a breakdown voltage characteristic of a junction region. CONSTITUTION: A semiconductor device having an open drain input/output terminal forms an active region on a semiconductor substrate(200) of the first conductive type having a field oxide film. A gate insulating film is formed to have the thickness thicker in an open drain I/O formation portion than in a logic formation portion(I). A gate electrode(220) is formed at a given portion on the gate insulating film. A junction region(222) of the second conductive type for source/drain is formed within the substrate at the right and left of the gate electrode. A field insulating doping layer(210) is formed at the bottom of the field oxide film and is also formed to overlap with the junction region. The field insulating doping layer(210) is formed to be separated by a given distance with the junction region in the open drain I/O formation portion(II). An impurity injection region of the second conductive type(214) is formed in the channel region at the bottom of the gate electrode(220) in an enhancement transistor formation portion(II2). An impurity injection region of the first conductive type(224) is formed between the impurity injection regions of the second conductive type(214).
Abstract translation: 目的：提供一种具有开漏输入/输出端子的半导体器件，以防止栅极绝缘膜的绝缘特性的破坏以及接合区域的击穿电压特性的劣化。 构成：具有开漏输入/输出端子的半导体器件在具有场氧化物膜的第一导电类型的半导体衬底（200）上形成有源区。 栅极绝缘膜形成为在开漏I / O形成部分中比在逻辑形成部分（I）中厚的厚度。 栅极电极（220）形成在栅绝缘膜上的给定部分。 用于源极/漏极的第二导电类型的接合区域（222）形成在栅电极的右侧和左侧的衬底内。 在场氧化膜的底部形成场绝缘性掺杂层（210），并且也形成为与结区域重叠。 场绝缘性掺杂层（210）形成为与开漏I / O形成部（II）中的接合区分开一定距离。 在增强晶体管形成部分（II2）中，在栅电极（220）的底部的沟道区域中形成第二导电类型（214）的杂质注入区域。 在第二导电类型（214）的杂质注入区域之间形成第一导电类型（224）的杂质注入区域。
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公开(公告)号：KR1020000041584A
公开(公告)日：2000-07-15
申请号：KR1019980057517
申请日：1998-12-23
Applicant: 삼성전자주식회사
IPC: H01L27/112
CPC classification number: H01L27/11521 , H01L27/11524
Abstract: PURPOSE: A non volatile memory(NVM) device is provided to reduce a unit memory cell and to improve reliability of a manufacturing process, by having a one floating gate on an active region, and by simultaneously forming the floating gate and a sense gate by a one photolithography process, so as to modify a memory cell structure. CONSTITUTION: A non volatile memory(NVM) device comprises a tunnel insulation layer, a gate insulation layer, a sense transistor, a select transistor, a junction region, a source region and a drain region. The tunnel insulation layer is formed in a predetermined region of an active region on a semiconductor substrate having a filed oxidation layer. The gate insulation layer is formed in an active region of the substrate excluding the region in which the tunnel insulation layer formed. The sense transistor has a multi-layer composed of a floating gate(112a), an interlayer dielectric(114) and a sense gate(116a), which is formed in a predetermined portion on the tunnel insulation layer and the peripheral gate insulation layer. The select transistor has a multi-layer composed of a first select gate(112b), an interlayer dielectric(114) and a second select gate(116b), which is formed on the gate insulation layer at a side of the sense transistor. The junction region is formed inside the substrate under the tunnel insulation layer, and is overlapped with a predetermined region of the select gate. The source region(120a) is formed inside the substrate of a position separated a predetermined distance from the junction region, and is overlapped with a predetermined region of the sense transistor. The drain region(122a) is formed inside the substrate of a position separated a predetermined distance from the junction region, and is overlapped with a predetermined region of the select transistor.
Abstract translation: 目的：提供一种非易失性存储器（NVM）器件，用于通过在有源区域上具有一个浮动栅极，并通过同时形成浮置栅极和感测栅极来减少单位存储单元并提高制造工艺的可靠性 一个光刻工艺，以便修改存储单元结构。 构造：非易失性存储器（NVM）器件包括隧道绝缘层，栅极绝缘层，感测晶体管，选择晶体管，结区域，源极区域和漏极区域。 隧道绝缘层形成在具有场氧化层的半导体衬底上的有源区的预定区域中。 栅极绝缘层形成在基板的有源区域中，除了形成隧道绝缘层的区域之外。 感测晶体管具有由隧道绝缘层和外围栅极绝缘层上的预定部分形成的浮置栅极（112a），层间电介质（114）和感测栅极（116a）组成的多层。 选择晶体管具有形成在感测晶体管侧的栅极绝缘层上的第一选择栅极（112b），层间电介质（114）和第二选择栅极（116b）的多层。 接合区域形成在隧道绝缘层下方的衬底内部，并与选择栅极的预定区域重叠。 源极区域（120a）形成在与结区域隔开预定距离的位置的衬底内部，并与感测晶体管的预定区域重叠。 漏极区域（122a）形成在与结区隔开预定距离的位置的衬底内部，并与选择晶体管的预定区域重叠。
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公开(公告)号：KR100213199B1
公开(公告)日：1999-08-02
申请号：KR1019960013910
申请日：1996-04-30
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 제작이 용이하고, 오염의 증가를 방지할 수 있는 불휘발성 반도체기억 장치 제조 방법을 제공한다. 본 발명의 일 관점은 반도체 기판에 활성 영역을 한정하는 소자 분리 영역을 형성하고, 활성 영역에 터널산화막을 형성한다. 터널 산화막을 포함하는 반도체 기판의 전면에 제1도전막을 형성하고, 제1도전막을 사진 식각하여 셀 어레이 영역에서 각 스트링 단위로 서로 분리되며 주변 회로 영역 및 선택 트랜지스터가 형성될 부분을 노출하는 제1도전막 패턴을 형성한다. 제1도전막 패턴을 포함하는 반도체 기판의 전면에 절연막을 형성하고, 사진 식각 공정으로 상기 제1도전막 패턴을 감싸는 절연막 패턴을 형성하며, 주변 회로 영역 및 선택 트랜지스터가 형성되는 부분의 활성 영역을 노출한다. 노출된 활성 영역 상에 제1게이트 산화막을 형성하고, 주변 회로 영역의 일부분에서 상기 제1게이트 산화막을 식각하여 주변 회로 영역의 일부분에서의 활성 영역을 노출한다. 노출된 활성 영역 및 제1게이트 산화막 상에 제2게이트 산화막을 형성하고, 제2게이트 산화막을 포함하는 반도체 기판의 전면에 제2도전막을 형성한다. 사진 식각공정을 이용하여 상기 제1도전막 패턴이 형성된 부분에 제어 게이트 전극 및 부유 게이트 전극을 형성하고, 제2도전막으로 주변 회로 영역 및 선택 트랜지스터의 게이트 전극을 형성한다.
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Patent Agency Ranking
公开(公告)号：KR1019970053464A
公开(公告)日：1997-07-31
申请号：KR1019950065850
申请日：1995-12-29
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 본 발명은 불휘발성 반도체 메모리 소자의 제조방법 및 구조에 관한 것으로서, 특히 반도체 기판 상에 액티브영역을 한정하기 위한 필드산화막을 로코스 방법에 의해 형성하는 단계; 사진공정에 의해 상기 필드산화막에 의해 형성된 액티브 영역의 폭보다 작은 폭을 가지는 터널영역으로 제공되는 영역의 열산화막을 건식 및 습식식각에 의해 제거하여 기판의 표면을 노출시키는 단계; 노출된 터널영역의 반도체 기판사에 소정 두께의 터널산화막을 형성하고, 통상의 방법으로 플로팅게이트, 유전체충, 콘트롤 게이트를 형성하는 단계를 구비하는 것을 특징으로 한다.
따라서, 본 발명에서는 불휘발성 반도체 메모리 소자의 터널영역을 최소화하여 커플링율을 크게할 수 있어서 프로그램 능력을 향상시킬 수 있다.-
公开(公告)号：KR1019960039443A
公开(公告)日：1996-11-25
申请号：KR1019950009452
申请日：1995-04-21
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 터널산화막의 질을 향상시킬수 있고, 공정을 단순화할 수 있는 비휘발성 메모리장치에 관하여 개시한다. 본발명은 제1도전형의 반도체기판과 상기 반도체 기판의 표면에 상기 제1도전형과, 반대의 도전형으로 형성되고, 불순물의 농도가 다른 복수의 영역으로 구성된 제1불순물영역과, 상기 반도체 기판의 표면에 상기 제1도전형과, 반대의 도전형으로 형성되고, 상기 제1불순물영역과, 이격되어 형성된 제2불순물영역과, 상기 제1불순물영역 및 제2불순물영역사이의 영역상에 위치하고, 기판 상에 형성되는 제1절연막과, 상기 제1절연막 상에 형성되는 부유게이트와, 상기 부유게이트 상에 형성되는 유전체층과, 상기 유전체층 상에 형성되는 제어게이트와, 상기 제어게이트 유전체층 및 부유게이트의 측벽과, 상기 기판 상에 형성되는 제2절연막을 구비한다. 본 발명에 의하면, 이온주입공정을 줄임으로써 터널산화막의 질을 향상시켜 소자의 신뢰성을 높이고, 공정을 단순화할 수있다.
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公开(公告)号：KR102205698B1
公开(公告)日：2021-01-21
申请号：KR1020130103430
申请日：2013-08-29
Applicant: 삼성전자주식회사
IPC: H01L21/203 , H01L29/786
Abstract: 반도체막및 그형성방법과반도체막을포함하는트랜지스터및 그제조방법을제공한다. 아연, 질소, 산소및 불소를포함하는반도체막및 그형성방법을제공한다. 아연, 질소및 불소를포함하는반도체막및 그형성방법을제공한다. 상기반도체막의형성을위해, 스퍼터링(sputtering) 법, 이온주입, 플라즈마처리, 화학기상증착(CVD) 법, 용액공정(solution process) 등을이용할수 있다. 상기스퍼터링법은아연(Zn) 타겟및 불소를포함하는반응가스를사용하여수행할수 있다. 상기반응가스는질소및 불소를포함하거나, 질소와산소및 불소를포함할수 있다.
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公开(公告)号：KR101934003B1
公开(公告)日：2019-01-02
申请号：KR1020120059323
申请日：2012-06-01
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
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