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公开(公告)号：KR100543901B1
公开(公告)日：2006-01-20
申请号：KR1020030065128
申请日：2003-09-19
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/78696 , H01L29/42336 , H01L29/42384 , H01L29/66787 , H01L29/66825
Abstract: 반도체 소자 및 그 제조 방법이 개시된다. 얕은 트렌치 격리 공정을 진행한 후, 마스크 패턴을 축소시키고, 소자분리막 및 축소된 마스크 패턴을 패터닝하여 모조 게이트 라인을 형성한 후 소자분리막 및 마스크 패턴이 제거된 부분에 다시 절연막을 형성하고, 잔존하는 마스크 패턴을 제거하고 노출된 활성영역을 식각하여 수직의 얇은 바디를 형성한다. 게이트 도전물질을 증착하고 패터닝하여 게이트 라인을 형성한다. 이에 따라 단채널 효과를 저감하면서도 플로팅 바디 효과를 억제하고 백 바이어스를 인가할 수 있는 수직의 씬 바디 트랜지스터를 형성할 수 있다.
짧은 채널 효과, 플로팅 바디 효과, 에스오아이(SOI), 씬 바디 트랜지스터Abstract translation: 公开了一种半导体器件及其制造方法。 然后进行浅沟槽隔离过程，减少了掩模图案，并且在器件隔离膜和形成伪栅极线，以形成器件隔离膜和掩模图案之后进行图案化以减小的掩模图案再次处于所述去除部的绝缘膜，这仍然 掩模图案被去除并且暴露的有源区域被蚀刻以形成垂直的薄体。 栅极导电材料被沉积并图案化以形成栅极线。 因此，可以形成能够抑制浮体效应并施加反偏压同时减小短沟道效应的垂直薄体晶体管。
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公开(公告)号：KR1020050089621A
公开(公告)日：2005-09-08
申请号：KR1020040015121
申请日：2004-03-05
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/7855 , H01L21/76825 , H01L29/6656 , H01L29/66795
Abstract: 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법을 제공한다. 기판으로부터 수직으로 연장된 핀의 상부면에 성장 촉진 원소 이온들을 주입한다. 이어서, 열산화 공정을 수행하여 핀의 측벽에 제1 게이트 절연막 및 핀의 상부면에 제2 게이트 절연막을 형성한다. 핀의 상부면이 열산화막의 성장률이 낮은 결정면을 갖을지라도, 성장 촉진 원소 이온들에 의하여 제2 게이트 절연막은 제1 게이트 절연막의 두께와 동일하거나, 두꺼운 두께를 갖도록 형성될 수 있다.
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公开(公告)号：KR1020050072233A
公开(公告)日：2005-07-11
申请号：KR1020040000607
申请日：2004-01-06
Applicant: 삼성전자주식회사
IPC: H01L21/335
CPC classification number: H01L29/66795 , H01L21/324 , H01L21/823821 , H01L29/66666
Abstract: 본 발명은 수직채널을 갖는 전계 효과 트랜지스터의 형성 방법을 제공한다. 이 방법은 기판 상에 채널 방지막을 형성하고, 채널 방지막의 소정영역 상에 형성된 하드마스크 패턴을 마스크로 사용하여 채널 방지막 및 기판을 연속적으로 식각하여 차례로 적층된 핀 및 채널 방지 패턴을 형성한다. 이로써, 핀의 상부를 가로지르는 게이트 전극과 핀의 상부면 사이에 두꺼운 채널 방지 패턴이 형성된다. 그 결과, 핀의 상부면과 측벽이 만나는 코너부분에 인가되는 전계를 최소화하여 험프 현상을 최소화할 수 있다.
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公开(公告)号：KR100495668B1
公开(公告)日：2005-06-16
申请号：KR1020030002995
申请日：2003-01-16
Applicant: 삼성전자주식회사
IPC: H01L21/334
Abstract: 여기에 개시되는 반도체 소자 및 그 제조 방법은, 에피탁시얼 기술을 적용하여 접합 영역들 하부에 절연성 막을 형성하고 또한 게이트 전극 하부면을 접합 영역들 상부면보다 낮게 형성함으로써, 접합 커패시턴스를 줄이고, 짧은 채널 효과를 저감하고, 누설 전류를 억제하는 한편 기판에 백 바이어스를 가할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020040025288A
公开(公告)日：2004-03-24
申请号：KR1020020057194
申请日：2002-09-19
Applicant: 삼성전자주식회사
IPC: H01L21/3065
CPC classification number: H01L21/67253 , H01L21/32137 , H01L21/67069 , H01L22/20
Abstract: PURPOSE: A method for optimizing a seasoning recipe is provided to enhance the reproducibility of a dry-etch process by optimizing the seasoning recipe. CONSTITUTION: A reproducibility threshold is determined(1). A main etch recipe is determined(3). A preliminary seasoning recipe is determined(5). A test wafer is etched according to the preliminary seasoning recipe in a dry-etch chamber(7). The main etch process for ten or more run wafers is performed according to the main etch recipe in the dry-etch chamber and the final detection period of time for the run wafers is measured(9). An initial distribution and a standard deviation for the measured final detection period of time are calculated(11). The preliminary seasoning recipe is determined as the seasoning recipe if the standard deviation is less than the reproducibility threshold(13,15).
Abstract translation: 目的：优化调味食谱的方法是通过优化调味食谱来增强干蚀刻工艺的再现性。 构成：确定重现性阈值（1）。 确定主蚀刻配方（3）。 确定初步调味食谱（5）。 根据干蚀刻室（7）中的初步调味配方蚀刻测试晶片。 根据干蚀刻室中的主要蚀刻配方进行十个或更多次运行晶片的主蚀刻工艺，并测量运行晶片的最终检测周期（9）。 计算测量的最终检测时间段的初始分布和标准偏差（11）。 如果标准偏差小于再现性阈值，则初步调味食谱被确定为调味食谱（13,15）。
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公开(公告)号：KR1020120048415A
公开(公告)日：2012-05-15
申请号：KR1020100110033
申请日：2010-11-05
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11582 , H01L27/11551 , H01L27/11556 , H01L27/11578 , H01L29/0649 , H01L29/7926 , H01L27/0207 , H01L27/0688
Abstract: PURPOSE: A 3-dimensional semiconductor device and a manufacturing method thereof are provided to control electrical resistance increase of a current path by directly contacting a semiconductor pattern to entire inner wall of a hole formed on the upper side of a bottom structure. CONSTITUTION: A top structure(20) is arranged on a bottom structure(10). The top structure comprises conductive patterns(230) which are successively laminated. The bottom structure comprises a semiconductor substrate. A semiconductor pattern passes through the top structure and is connected to the bottom structure. A first semiconductor pattern and a second semiconductor pattern form a route(51) which electrically interlinks the top structure and the bottom structure. An insulating spacer is placed between the top structure and the semiconductor pattern.
Abstract translation: 目的：提供三维半导体器件及其制造方法，以通过将半导体图案直接接触形成在底部结构的上侧的孔的整个内壁来控制电流通路的电阻增加。 构成：顶部结构（20）布置在底部结构（10）上。 顶部结构包括依次层压的导电图案（230）。 底部结构包括半导体衬底。 半导体图案通过顶部结构并连接到底部结构。 第一半导体图案和第二半导体图案形成电连接顶部结构和底部结构的路线（51）。 在顶部结构和半导体图案之间放置绝缘间隔物。
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公开(公告)号：KR1020090013888A
公开(公告)日：2009-02-06
申请号：KR1020070078003
申请日：2007-08-03
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11521 , H01L21/265 , H01L21/28273 , H01L27/11526 , H01L27/2436
Abstract: A non-volatile memory device and method of manufacturing the same is provided to overcome single channel effect by applying all memory cells to the depletion mode transistor and maintaining have source and drain of the memory cell with parasitic field. In a non-volatile memory device and method of manufacturing the same, the semiconductor substrate(100) is segmented by a cell region and peripheral area. A depletion channel region(104) is formed in the surface of the cell region. A selecting transistor(112) is formed on the peripheral area, and a dummy transistor(114) is adjacent to the selecting transistor on the cell region. A cell transistor(116) is positioned on the cell region between the dummy transistors. Each selecting transistor, dummy transistor and cell transistor are composed of successively laminated gate oxide pattern, floating gate layer pattern, dielectric layer pattern and control gate film pattern.
Abstract translation: 提供了一种非易失性存储器件及其制造方法，以通过将所有存储器单元施加到耗尽型晶体管并且保持具有寄生场的存储器单元的源极和漏极来克服单通道效应。 在非易失性存储器件及其制造方法中，半导体衬底（100）由单元区域和周边区域分割。 在单元区域的表面中形成耗尽沟道区（104）。 在外围区域上形成选择晶体管（112），在单元区域上与选择晶体管相邻的虚拟晶体管（114）。 单元晶体管（116）位于虚拟晶体管之间的单元区域上。 每个选择晶体管，虚拟晶体管和单元晶体管由连续层叠的栅极氧化物图案，浮动栅极层图案，电介质层图案和控制栅极膜图案组成。
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公开(公告)号：KR100829600B1
公开(公告)日：2008-05-14
申请号：KR1020060097260
申请日：2006-10-02
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L27/115 , H01L27/11521
Abstract: 내구성이 향상된 비휘발성 메모리 장치의 제조 방법으로, 먼저 기판 상에 터널 산화막 패턴, 제1 도전막 패턴, 패드 산화막 패턴 및 하드 마스크 패턴이 적층된 구조물들을 형성한다. 상기 구조물들 사이의 기판을 식각하여 소자 분리용 트렌치를 형성한다. 상기 소자 분리용 트렌치의 내벽, 터널 산화막 패턴 및 제1 도전막 패턴의 측벽에 트렌치 내벽 산화막을 형성한다. 상기 기판 표면에 위치하는 수소 원자가 소자 분리막으로 빠져나가는 방지하기 위하여, 상기 트렌치 내벽 산화막의 표면을 큐어링한다. 상기 소자 분리용 트렌치의 내부에 절연 물질을 채워넣어 소자 분리막 패턴을 형성한다. 상기 제1 도전막 패턴이 노출되도록 상기 하드 마스크 패턴 및 패드 산화막 패턴을 제거한다. 다음에, 상기 제1 도전막 패턴 상에 유전막 및 제2 도전막 패턴을 형성함으로써 비휘발성 메모리 장치를 완성한다.
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公开(公告)号：KR100630725B1
公开(公告)日：2006-10-02
申请号：KR1020040107993
申请日：2004-12-17
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/115 , H01L27/11568
Abstract: 매립된 비트라인 사이의 PN 접합에 의한 소자분리의 한계를 극복하고 채널의 면적을 증대시키는 반도체 소자 및 그 제조방법에 대해 개시한다. 그 소자 및 방법은 매립된 비트라인 사이에 형성되며 반도체 기판에 리세스되어 형성된 소자분리층과 소자분리층과 인접하면서 반도체 기판에 리세스되어 형성된 채널영역이 쌍을 이루어 반복적으로 연속되는 제1 라인을 포함한다.
매립된 비트라인, 리세스, 소자분리층, 채널영역
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