公开(公告)号：KR100572316B1

公开(公告)日：2006-04-19

申请号：KR1020020062009

申请日：2002-10-11

Applicant: 삼성전자주식회사

Inventor： 이신애 ,  박동건 ,  이창섭 ,  최정동 ,  김성호 ,  김성민

IPC: H01L21/336

CPC classification number: H01L29/66583 ,  H01L21/28114 ,  H01L21/823842 ,  H01L21/82385 ,  H01L21/823864 ,  H01L29/42376 ,  H01L29/665 ,  H01L29/66537 ,  H01L29/66553

Abstract: "역 T"형태의 게이트 전극을 갖는 모스 트랜지스터들 및 그 제조방법들이 제공된다. 상기 모스 트랜지스터는 반도체기판 상에 형성된 "역 T"형태의 게이트 전극을 구비한다. 상기 "역 T"형태의 게이트 전극은 그 하부측벽으로부터 수평방향을 향하여 연장된 돌출부를 갖는다. 상기 돌출부를 포함하는 상기 게이트 전극의 측벽은 게이트 스페이서로 덮여진다. 상기 돌출부 하부의 상기 반도체기판의 표면에 제1 저농도 불순물 영역이 위치하고, 상기 스페이서 하부의 상기 반도체기판의 표면에 상기 제1 저농도 불순물 영역보다 깊은 제2 저농도 불순물 영역이 위치한다. 또한, 상기 게이트 스페이서의 외측벽에 인접한 상기 반도체기판의 표면에 고농도 불순물 영역이 위치한다. 상기 "역 T"형태의 게이트 전극은 몰딩막을 채택하는 다마신 공정을 사용하여 형성된다. 이 경우에, 상기 몰딩막 내에 게이트 패턴을 형성하고 상기 게이트 패턴 내에 N형 불순물 이온들을 주입한다. 이어서, 상기 게이트 패턴을 열처리하여 상기 N형 불순물 이온들로 균일하게 도우핑된 N형 게이트 전극을 형성한다. 이에 따라, 상기 게이트 패턴 내에 존재하는 이온주입 손상이 제거된다. 그 결과, 상기 몰딩막을 제거하는 동안 상기 N형 게이트 전극에 물리적인 손상이 가해지는 것을 방지할 수 있다.

Abstract translation: 提供具有“反T”型栅电极的莫尔斯晶体管及其制造方法。 MOS晶体管具有形成在半导体衬底上的“反向”型栅电极。 “反向T”型栅电极具有从其下侧壁水平延伸的突起。 包括突起的栅电极的侧壁被栅极隔离物覆盖。 第一低浓度杂质区域位于突出部分下方的半导体衬底的表面上，并且比第一低浓度杂质区域深的第二低浓度杂质区域位于隔板下方的半导体衬底的表面上。 此外，高浓度杂质区域位于与栅极隔离物的外壁相邻的半导体衬底的表面上。 “反向T”型栅电极使用采用模制膜的镶嵌工艺形成。 在这种情况下，在模制膜中形成栅极图案，并将N型杂质离子注入到栅极图案中。 接着，对栅极图案进行热处理以形成均匀掺杂有N型杂质离子的N型栅电极。 因此，栅极图案中存在的离子注入损伤被去除。 结果，可以防止在去除模制膜期间对N型栅电极的物理损坏。

公开(公告)号：KR1020050028628A

公开(公告)日：2005-03-23

申请号：KR1020030065128

申请日：2003-09-19

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  조혜진 ,  이신애 ,  윤은정 ,  박동건

IPC: H01L21/336

CPC classification number: H01L29/78696 ,  H01L29/42336 ,  H01L29/42384 ,  H01L29/66787 ,  H01L29/66825

Abstract: A semiconductor device is provided to a control floating body effect and apply a back bias while reducing a short channel effect by forming a vertical thin body transistor by a conventional shallow trench isolation technique without using an SOI(silicon on insulator) substrate. An active region of a semiconductor substrate(100) has the first hole. An upper insulation layer defines the second hole aligned with the first hole, formed on the active region of the semiconductor substrate. A gate insulation layer(120,120') is formed in the first hole. The first and second holes are filled with a gate line(130) crossing the upper insulation layer.

Abstract translation: 通过在不使用SOI（绝缘体上硅）衬底的情况下通过常规浅沟槽隔离技术形成垂直薄体晶体管，提供半导体器件以实现控制浮体效应并施加反向偏置，同时减少短沟道效应。 半导体衬底（100）的有源区具有第一孔。 上绝缘层限定形成在半导体衬底的有源区上的与第一孔对准的第二孔。 在第一孔中形成栅绝缘层（120,120'）。 第一和第二孔填充有与上绝缘层交叉的栅极线（130）。

公开(公告)号：KR1020050028514A

公开(公告)日：2005-03-23

申请号：KR1020030064795

申请日：2003-09-18

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  박동건 ,  여경환 ,  조혜진 ,  윤은정 ,  이신애

IPC: H01L21/336

Abstract: A semiconductor device having a gate of a MOS(metal oxide semiconductor) transistor is provided to prevent the sidewall of a lower gate electrode from being damaged by an etch process by forming the lower gate electrode in a trench having an active region. A gate insulation layer(114) is conformally formed in a trench(112) formed in a predetermined region of a substrate(100). A lower gate electrode(116a) is disposed on the gate insulation layer to fill the trench. At least a part of the lower gate electrode is made of metal silicide(120). An upper gate electrode(130) is formed on the lower gate electrode. A pair of impurity diffusion layers are formed in the substrate at both sides of the upper gate electrode.

Abstract translation: 提供具有MOS（金属氧化物半导体）晶体管的栅极的半导体器件，以通过在具有有源区的沟槽中形成下栅电极来防止下栅电极的侧壁被蚀刻工艺损坏。 栅极绝缘层（114）共形地形成在形成在基板（100）的预定区域中的沟槽（112）中。 下栅极电极（116a）设置在栅极绝缘层上以填充沟槽。 下栅电极的至少一部分由金属硅化物（120）制成。 上栅电极（130）形成在下栅电极上。 在上栅电极的两侧的基板中形成一对杂质扩散层。

公开(公告)号：KR1020040046056A

公开(公告)日：2004-06-05

申请号：KR1020020073869

申请日：2002-11-26

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  박동건 ,  이창섭 ,  최정동 ,  이신애 ,  김성호

IPC: H01L21/76

CPC classification number: H01L21/76264 ,  H01L21/02488 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02639 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/66772 ,  H01L29/78639 ,  H01L29/78654

Abstract: PURPOSE: A semiconductor device having an isolation structure and a manufacturing method thereof are provided to be capable of effectively preventing leakage current without using an SOI(Silicon On Insulator) substrate. CONSTITUTION: A semiconductor device is provided with a semiconductor substrate(10), at least one pair of insulating layers(24b) and silicon layer(14) sequentially deposited on the semiconductor substrate, a trench for partially exposing the semiconductor substrate through the pair of insulating layers and the silicon layer, and a trench thermal oxide layer(24a) formed along the inner wall and bottom of the trench. The semiconductor device further includes a nitride liner(26) on the trench thermal oxide layer, an isolation layer(28) for filling the trench, and an epitaxial layer(20) for contacting the semiconductor substrate through the pair of insulating layers and the silicon layer. Preferably, the nitride liner is prolonged to the insulating layers.

Abstract translation: 目的：提供一种具有隔离结构的半导体器件及其制造方法，其能够在不使用SOI（绝缘体上硅）衬底的情况下有效地防止漏电流。 构成：半导体器件设置有半导体衬底（10），顺序地沉积在半导体衬底上的至少一对绝缘层（24b）和硅层（14），用于通过一对 绝缘层和硅层，以及沿沟槽的内壁和底部形成的沟槽热氧化物层（24a）。 半导体器件还包括在沟槽热氧化物层上的氮化物衬垫（26），用于填充沟槽的隔离层（28）和用于通过一对绝缘层和硅接触半导体衬底的外延层（20） 层。 优选地，氮化物衬垫延伸到绝缘层。

公开(公告)号：KR1020040038015A

公开(公告)日：2004-05-08

申请号：KR1020020066874

申请日：2002-10-31

Applicant: 삼성전자주식회사

Inventor： 김성호 ,  박동건 ,  이창섭 ,  최정동 ,  김성민 ,  이신애

IPC: H01L21/28

CPC classification number: H01L21/76831 ,  H01L21/28114 ,  H01L21/76897 ,  H01L21/823425 ,  H01L21/823475 ,  H01L27/10888 ,  H01L27/10894 ,  H01L29/42376 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A self-aligned contact structure and a forming method thereof are provided to prevent needless electrical connection, carry out a halo-ion implanting process, improve device operation characteristics, and easily secure self-aligned contact resistance. CONSTITUTION: A self-aligned contact structure is provided with a semiconductor substrate(100) and a plurality of gate electrodes(160) spaced apart from each other on the semiconductor substrate. At this time, the width of the upper portion of each gate electrode is smaller than that of its lower portion due to the tilted upper profile of the gate electrode. The self-aligned contact structure further includes the first liner(200) for enclosing the gate electrode, a self-aligned contact pad(300a) between the gate electrodes for being electrically connected with the semiconductor substrate, an interlayer dielectric(220) formed at both sides of the contact pad and the gate electrode, and the second liner(260) between the contact pad and the interlayer dielectric.

Abstract translation: 目的：提供自对准接触结构及其形成方法以防止不必要的电连接，进行卤素离子注入工艺，提高器件操作特性，并且容易地确保自对准的接触电阻。 构成：自对准接触结构设置有半导体衬底（100）和在半导体衬底上彼此间隔开的多个栅电极（160）。 此时，由于栅电极的倾斜上部轮廓，每个栅电极的上部的宽度小于其下部的宽度。 自对准接触结构还包括用于封闭栅电极的第一衬垫（200），位于栅电极之间的用于与半导体衬底电连接的自对准接触焊盘（300a），形成在层间电介质 接触焊盘和栅电极的两侧，以及接触焊盘和层间电介质之间的第二衬垫（260）。

公开(公告)号：KR1020040033111A

公开(公告)日：2004-04-21

申请号：KR1020020062009

申请日：2002-10-11

Applicant: 삼성전자주식회사

Inventor： 이신애 ,  박동건 ,  이창섭 ,  최정동 ,  김성호 ,  김성민

IPC: H01L21/336

CPC classification number: H01L29/66583 ,  H01L21/28114 ,  H01L21/823842 ,  H01L21/82385 ,  H01L21/823864 ,  H01L29/42376 ,  H01L29/665 ,  H01L29/66537 ,  H01L29/66553

Abstract: PURPOSE: An MOS(Metal Oxide Semiconductor) transistors having a reverse T-shaped gate electrode and manufacturing methods thereof are provided to be capable of reducing the electrical resistance of source/drain regions. CONSTITUTION: An MOS transistor is provided with an active region defined on a semiconductor substrate(101), an insulated reverse T-shaped gate electrode(129) having a protrusion(129'), and a gate spacer(139a) formed at both sidewalls of the gate electrode. The MOS transistor further includes the first low concentration impurity region(131a) formed at the lower portion of the protrusion in the semiconductor substrate, the second low concentration impurity region(131b) formed at the lower portion of the first low concentration impurity region, and a high concentration impurity region(141) formed at both sides of the gate electrode in the semiconductor substrate.

Abstract translation: 目的：提供具有反向T形栅电极的MOS（金属氧化物半导体）晶体管及其制造方法，以能够降低源极/漏极区域的电阻。 构造：MOS晶体管设置有限定在半导体衬底（101）上的有源区，具有突起（129'）的绝缘反向T形栅极（129）和形成在两个侧壁处的栅极间隔物（139a） 的栅电极。 MOS晶体管还包括形成在半导体衬底中的突起的下部的第一低浓度杂质区（131a），形成在第一低浓度杂质区的下部的第二低浓度杂质区（131b），以及 形成在半导体衬底中的栅电极的两侧的高浓度杂质区域（141）。

公开(公告)号：KR1020040029582A

公开(公告)日：2004-04-08

申请号：KR1020020059886

申请日：2002-10-01

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  박동건 ,  이창섭 ,  최정동 ,  이신애 ,  김성호

IPC: H01L29/78

CPC classification number: H01L29/785 ,  H01L21/823412 ,  H01L29/42356 ,  H01L29/42384 ,  H01L29/42392 ,  H01L29/66477 ,  H01L29/66545 ,  H01L29/66636 ,  H01L29/66772 ,  H01L29/66787 ,  H01L29/78 ,  H01L29/78642 ,  H01L29/78654 ,  H01L29/78696

Abstract: PURPOSE: A MOS transistor having a multi-channel and a fabricating method thereof are provided to reduce largely a channel region and a source/drain region by forming a plurality of thin channels on one active pattern and forming a gate electrode for surrounding the thin channels. CONSTITUTION: A MOS transistor having a multi-channel includes an active channel pattern(30), a gate electrode, and a source/drain region(34). The active channel pattern(30) is formed on the main surface of a semiconductor substrate(10). The active channel pattern(30) includes a plurality of channels(44a,44b), which are vertically formed on the semiconductor substrate(10). One or more tunnels(42) are formed on the channels(44a,44b). The gate electrode is used for burying the tunnels(42) into the active channel pattern(30) and surrounding the channels(44a,44b). The source/drain region(34) is formed on both sides of the active channel pattern(30) to be connected to the channel.

Abstract translation: 目的：提供具有多通道的MOS晶体管及其制造方法，以通过在一个有源图案上形成多个薄沟道并形成用于包围薄沟道的栅电极来大大减小沟道区和源极/漏极区 。 构成：具有多通道的MOS晶体管包括有源沟道图案（30），栅极电极和源极/漏极区域（34）。 有源沟道图案（30）形成在半导体衬底（10）的主表面上。 有源沟道图案（30）包括垂直形成在半导体衬底（10）上的多个沟道（44a，44b）。 一个或多个隧道（42）形成在通道（44a，44b）上。 栅电极用于将隧道（42）埋入有源沟道图案（30）中并围绕通道（44a，44b）。 源极/漏极区域（34）形成在有源沟道图案（30）的两侧以连接到沟道。

公开(公告)号：KR100543901B1

公开(公告)日：2006-01-20

申请号：KR1020030065128

申请日：2003-09-19

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  조혜진 ,  이신애 ,  윤은정 ,  박동건

IPC: H01L21/336

CPC classification number: H01L29/78696 ,  H01L29/42336 ,  H01L29/42384 ,  H01L29/66787 ,  H01L29/66825

Abstract: 반도체 소자 및 그 제조 방법이 개시된다. 얕은 트렌치 격리 공정을 진행한 후, 마스크 패턴을 축소시키고, 소자분리막 및 축소된 마스크 패턴을 패터닝하여 모조 게이트 라인을 형성한 후 소자분리막 및 마스크 패턴이 제거된 부분에 다시 절연막을 형성하고, 잔존하는 마스크 패턴을 제거하고 노출된 활성영역을 식각하여 수직의 얇은 바디를 형성한다. 게이트 도전물질을 증착하고 패터닝하여 게이트 라인을 형성한다. 이에 따라 단채널 효과를 저감하면서도 플로팅 바디 효과를 억제하고 백 바이어스를 인가할 수 있는 수직의 씬 바디 트랜지스터를 형성할 수 있다.
짧은 채널 효과, 플로팅 바디 효과, 에스오아이(SOI), 씬 바디 트랜지스터

Abstract translation: 公开了一种半导体器件及其制造方法。 然后进行浅沟槽隔离过程，减少了掩模图案，并且在器件隔离膜和形成伪栅极线，以形成器件隔离膜和掩模图案之后进行图案化以减小的掩模图案再次处于所述去除部的绝缘膜，这仍然 掩模图案被去除并且暴露的有源区域被蚀刻以形成垂直的薄体。 栅极导电材料被沉积并图案化以形成栅极线。 因此，可以形成能够抑制浮体效应并施加反偏压同时减小短沟道效应的垂直薄体晶体管。

公开(公告)号：KR100512173B1

公开(公告)日：2005-09-02

申请号：KR1020030011454

申请日：2003-02-24

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  박동건 ,  이창섭 ,  최정동 ,  이신애 ,  김성호

IPC: H01L21/76

Abstract: 반도체 기판의 형성 방법을 제공한다. 이 방법에 따르면, 반도체 기판 상에 적어도 한 쌍의 희생막 및 실리콘층을 차례로 형성한다. 제 1 마스크 패턴을 이용하여 상기 적어도 한쌍의 희생막 및 실리콘층 및 반도체 기판의 소정 깊이를 식각하여 요철 구조를 갖는 반도체 기판, 및 적어도 한쌍의 희생막 패턴 및 실리콘층 패턴을 형성한다. 요철구조를 갖는 반도체 기판의 측면과 저면, 그리고 상기 적어도 한쌍의 희생막 패턴 및 실리콘층 패턴의 측면에 에피택시얼층을 성장시키어, 적어도 하나의 희생막 패턴을 포함하는 라인 형태의 돌출부를 갖는 반도체 기판을 형성한다. 라인 형태의 돌출부들 사이를 채우도록 희생산화막을 형성한다. 제 1 마스크 패턴을 가로지르는 방향을 갖는 제 2 마스크 패턴을 이용하여 패터닝하여 요철구조의 반도체 기판의 저면을 노출시키는 동시에 적어도 하나의 희생막 패턴을 구비하는 섬 모양의 돌출부를 갖는 반도체 기판을 형성한다. 상기 적어도 하나의 희생막 패턴을 제거하여 구멍을 갖는 섬 모양의 돌출부를 갖는 반도체 기판을 형성한다.

公开(公告)号：KR100495668B1

公开(公告)日：2005-06-16

申请号：KR1020030002995

申请日：2003-01-16

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  박동건 ,  이성영 ,  조혜진 ,  윤은정 ,  이신애

IPC: H01L21/334

Abstract: 여기에 개시되는 반도체 소자 및 그 제조 방법은, 에피탁시얼 기술을 적용하여 접합 영역들 하부에 절연성 막을 형성하고 또한 게이트 전극 하부면을 접합 영역들 상부면보다 낮게 형성함으로써, 접합 커패시턴스를 줄이고, 짧은 채널 효과를 저감하고, 누설 전류를 억제하는 한편 기판에 백 바이어스를 가할 수 있다.